Documents dont l'auteur est "Savaria, Yvon"
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Yvon SavariaDépartement de génie électrique
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Un nuage de mots est une représentation visuelle des mots les plus fréquemment utilisés dans un texte ou un ensemble de textes. Les mots apparaissent dans différentes tailles, la taille de chaque mot étant proportionnelle à sa fréquence d'apparition dans le texte. Plus un mot est utilisé fréquemment, plus il apparaît en grand dans le nuage de mots. Cette technique permet de visualiser rapidement les thèmes et les concepts les plus importants d'un texte.
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Article de revue
Taghizadeh, R. G., Marvasti, M. B., Asghari, S. A., Taghizadeh, R. G., Nabavi, M., & Savaria, Y. (2021). IBU: An In-block Update Address Mapping Scheme for Solid-state Drives. IEEE Access, 10, 4934-4947. Lien externe
Vakili, S., Langlois, J. M. P., Savaria, Y., & Manjikian, N. (2018). Enhanced Bloom filter utilisation scheme for string matching using a splitting approach. IET Communications, 12(7), 868-875. Lien externe
Mbaye, M. M., Bélanger, N., Savaria, Y., & Pierre, S. (2012). Loop Acceleration Exploration for ASIP Architecture. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 20(4), 684-696. Lien externe
Kowarzyk, G., Bélanger, N., Haccoun, D., & Savaria, Y. (2012). Efficient Search Algorithm for Determining Optimal R=1/2 Systematic Convolutional Self-Doubly Orthogonal Codes. IEEE Transactions on Communications, 60(1), 3-8. Lien externe
Thibeault, C., Pichette, S., Audet, Y., Savaria, Y., Rufenacht, H., Gloutnay, E., Blaquière, Y., Moupfouma, F., & Batani, N. (2012). On Extra Combinational Delays in SRAM FPGAs Due to Transient Ionizing Radiations. IEEE Transactions on Nuclear Science, 59(6), 2959-65. Lien externe
Hashemi, S., Sawan, M., & Savaria, Y. (2009). A novel low-drop CMOS active rectifier for RF-powered devices: Experimental results. Microelectronics Journal, 40(11), 1547-1554. Lien externe
Audet, D., Savaria, Y., & Arel, N. (1994). Pipelining communications in large VLSI/ULSI systems. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2(1), 1-10. Lien externe
Audet, D., & Savaria, Y. (1994). Architectural approach for increasing clock frequency and communication speed in monolithic WSI systems. IEEE Transactions on Components Packaging and Manufacturing Technology. Part B, Advanced Packaging, 17(3), 362-368. Lien externe
Rapport technique
Soufi, M., Savaria, Y., Kamińska, B., & Darlay, F. (1994). Producing reliable initialization and test of sequential circuits with pseudo-random vectors. (Rapport technique n° EPM-RT-94-23). Accès restreint
Lavoie, P., Haccoun, D., & Savaria, Y. (1988). Spécification d'un décodeur séquentiel rapide utilisant une queue prioritaire systolique. (Rapport technique n° EPM-RT-88-11). Disponible
Communication écrite
Askari Hemmat, M., Dupuis, T., Fournier, Y., El Zarif, N., Cavalcante, M., Perotti, M., Gurkaynak, F., Benini, L., Leduc-Primeau, F., Savaria, Y., & David, J. P. Quark: an integer RISC-V vector processor for sub-byte quantized DNN inference [Communication écrite]. 2023 IEEE International Symposium on Circuits and Systems (ISCAS 2023), Monterey, CA, USA (5 pages). Lien externe
Stimpfling, T., Langlois, J. M. P., Bélanger, N., & Savaria, Y. (mai 2018). A low-latency memory-efficient IPv6 lookup engine implemented on FPGA using high-level synthesis [Communication écrite]. 18th IEEE/ACM International Symposium on Cluster, Cloud and Grid Computing (CCGrid 2018), Washington, D.C.. Lien externe
Keklikian, T., Langlois, J. M. P., & Savaria, Y. (juin 2014). A Memory Transaction Model for Sparse Matrix-Vector Multiplications on GPUs [Communication écrite]. 12th IEEE International New Circuits and Systems Conference (NEWCAS 2014), Trois-Rivières, Canada. Lien externe
Allard, M., Grogan, P., Savaria, Y., & David, J. P. (mai 2012). Two-level configuration for FPGA: A new design methodology based on a computing fabric [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2012), Seoul, Korea, Republic of. Lien externe
Anane, A., Aboulhamid, E. M., Vachon, J., & Savaria, Y. (mai 2008). Modeling and simulation of complex heterogeneous systems [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2008), Seattle, WA, United states. Lien externe
Khali, H., Savaria, Y., & Houle, J.-L. (juillet 1997). Computational limits of homogeneous acceleration using lookup tables [Communication écrite]. 11th Annual International Symposium on High Performance Computing Systems, Winnipeg, Man., Canada. Non disponible
Rzeszut, J., Kamińska, B., & Savaria, Y. (novembre 1995). New method for testing mixed analog and digital circuits [Communication écrite]. 4th Asian Test Symposium, Bangalore, India. Lien externe
Audet, D., Savaria, Y., & Arel, N. (janvier 1994). Architectural approach for increasing clock frequency and communication speed in monolithic-WSI systems [Communication écrite]. 6th Annual IEEE International Conference on Wafer Scale Integration, San Francisco, California. Lien externe
Dahmani, A., Savaria, Y., & Kamińska, B. (mai 1992). Standard cell placement with Dynamic Clouds method [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 1992), San Diego, CA, United states. Lien externe
Mémoire de maîtrise
Trentin, D. (2012). Design and Architecture of a Hardware Platform to Support the Development of an Avionic Network Prototype [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Tremblay, J.-P. (2009). Analyse de performance multi-niveau et partionnement d'application radio sur une plateforme multiprocesseur [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Basile-Bellavance, Y. (2009). Conception d'un système de test et de configuration numérique tolérant aux pannes pour la technologie WAFERIC [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Bouyela Ngoyi, G. A. (2009). Conception et implémentation de processeurs dédiés pour des systèmes de traitement vidéo temps réel [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Lebel, D. (2009). Vérification fonctionnelle et validation de performance architecturale pour des tissus d'interconnexion [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Peterson, K. (2005). Environnement de validation en temps réel basé sur des assertions pour les systèmes matériels [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Tohio, S. B. (2003). Convertibilité des protocoles de communication [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Fortin, A. (2000). Paramétrisation et reconfiguration automatique du chemin de données d'un processeur synthétisable [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Antaki, B. (1999). Étude de la défaillance des circuits bipolaires en mode courant et leur testabilité [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Deslauriers, Y. (1999). Conception d'un processeur à données ancillaires intégré [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Vado, P. (1999). Validation de circuits numériques utilisant le principe du test par mutation [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Poiré, P. (1998). Conception d'un système de post-traitement vidéo pour un corrélateur optique [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Contandriopoulos, N. (1998). Méthodes de conception et de partitionnement logiciel pour des architectures parallèles SIMD linéaires [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Thèse de doctorat
Léonardon, M. (2018). Décodage de codes polaires sur des architectures programmables [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
Akbarniai Tehrani, M. (2017). Direction of Arrival Estimation in Low-Cost Frequency Scanning Array Antenna Systems [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
Hashemi Aghcheh Body, S. S. (2011). High-Efficiency Low-Voltage Rectifiers for Power Scavenging Systems [Thèse de doctorat, École Polytechnique de Montréal]. Disponible