Nacer-Eddine Belabbes, Alexandre J. Guterman, Yvon Savaria
et Michel Dagenais
Article de revue (1996)
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| Renseignements supplémentaires: | Nom historique du département: Département de génie électrique et de génie informatique |
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| Département: |
Département de génie électrique Département de génie informatique et génie logiciel |
| URL de PolyPublie: | https://publications.polymtl.ca/31524/ |
| Titre de la revue: | IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications (vol. 43, no 2) |
| Maison d'édition: | IEEE |
| DOI: | 10.1109/81.486436 |
| URL officielle: | https://doi.org/10.1109/81.486436 |
| Date du dépôt: | 18 avr. 2023 15:24 |
| Dernière modification: | 05 avr. 2024 11:21 |
| Citer en APA 7: | Belabbes, N.-E., Guterman, A. J., Savaria, Y., & Dagenais, M. (1996). Ratioed voter circuit for testing and fault-tolerance in VLSI processing arrays. IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, 43(2), 143-152. https://doi.org/10.1109/81.486436 |
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