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Conception d'un système de test et de configuration numérique tolérant aux pannes pour la technologie WAFERIC

Yan Basile-Bellavance

Mémoire de maîtrise (2009)

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Citer ce document: Basile-Bellavance, Y. (2009). Conception d'un système de test et de configuration numérique tolérant aux pannes pour la technologie WAFERIC (Mémoire de maîtrise, École Polytechnique de Montréal). Tiré de https://publications.polymtl.ca/235/
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Résumé

RÉSUMÉ L’objectif principal du projet de recherche est de concevoir, implanter et vérifier un système de programmation JTAG tolérant aux pannes pour un circuit intégré à l'échelle de la tranche (WSIC, Wafer Scale Integrated Circuit). Le projet comprend la conception de l'interface logicielle/matérielle, l'implantation en VHDL du système, la conception de l'environnement de vérification SystemC ainsi qu’une étude sur la “diagnosabilité” du WaferIC un circuit WSIC au cœur d’un système configurable applicable au prototypage rapide. Une nouvelle approche face à la conception de bancs de test programmable pour le test de circuits numériques est en cours de développement dans plusieurs universités québécoises, dont l’École Polytechnique Montréal dans le cadre du projet “DreamWaferTM”. Ce nouveau système de prototypage rapide de circuits numériques a pour but de mettre au point un réseau intégré d'interconnexions configurables, nommé WaferNet. Ce réseau d'interconnexions est déployé sur un circuit intégré à l'échelle de la tranche. Ainsi, le projet “DreamWaferTM” vise à développer un système équivalent à un “PCB reconfigurable” permettant de prototyper des circuits intégrés numériques discrets (FPGA, processeurs, DSP…), ceux-ci étant déposés à sa surface. Ce circuit intégré contient une matrice comportant des milliers de cellules identiques, chacune comportant un centre de contrôle logique, un crossbar configurable et un ensemble de “plots“ de quelques dizaines de micromètres de large (points de contact avec les composants déposés). Cette matrice de cellules se nomme le WaferIC. Ce projet de maîtrise porte spécifiquement sur la conception d’un système de configuration tolérant aux pannes pour le WaferIC, en la mise au point d’un environnement de simulation et de vérification matérielle codé en SystemC et en VHDL, à concevoir l’interface logicielle/matérielle pour le contrôle de la configuration basée sur le protocole JTAG et la conception d’une méthodologie de test et de diagnostic du système de configuration et du WaferNet. La tolérance aux pannes est importante dans le cadre de cette application spécifique pour des raisons économiques et pour atteindre le niveau de qualité requis pour cette application.------------------ABSTRACT The goal of this master project is to design, implement and validate a new system able to control the WaferIC, a Wafer Scale Integrated Circuit (WSIC). More specifically, the project objective was to design the software/hardware interface, design and implement an embedded fault-tolerant control system and implement from scratch an environment in SystemC for functional verification. Moreover, the ASIC synthesis is applied on the VHDL code to fabricate a test chip to validate the circuit. A new approach for rapid prototyping of digital systems is in development at several universities, including École Polytechnique de Montréal, through the “DreamWaferTM” project. The goal of this new system is to interconnect all the digital pins of a set of discrete chip at the system level by using a reconfigurable network called WaferNet. This interconnection network is deployed over the active surface of a whole wafer. This wafer scale integrated system called WaferIC aims at implementing a form of reconfigurable PCB that is able to reconnect the digital pins of discrete chips at will. User’s ICs deposited on the active surface of the wafer are detected by an array of tiny reconfigurable “NanoPads” that can redirect the signals in the WaferIC’s internal network or feed the user’s IC pins with data and power. The specific contribution of this master project consists of designing a fault-tolerant system to test and configure the WaferIC, to implement a verification environment coded in a mixed language SystemC/VHDL. This environment implements a software/hardware interface for the WaferIC and the design of a new test and diagnosis methodology for the reconfigurable network. Fault tolerance is an important issue for this class of circuit for economic reasons, and to reach the quality required for this application.

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Département: Département de génie électrique
Directeur de mémoire/thèse: Yvon Savaria et Yves Blaquières
Date du dépôt: 26 oct. 2010 14:30
Dernière modification: 24 oct. 2018 16:10
Adresse URL de PolyPublie: https://publications.polymtl.ca/235/

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