Conception d'un système de test et de configuration numérique tolérant aux pannes pour la technologie WAFERIC

L'objectif principal du projet de recherche est de concevoir, implanter et vérifier un système de programmation JTAG tolérant aux pannes pour un circuit intégré à l'échelle de la tranche (WSIC, Wafer Scale Integrated Circuit). Le projet comprend la conception de l'interface logicielle/matérielle, l'implantation en VHDL du système, la conception de l'environnement de vérification SystemC ainsi qu'une étude sur la “diagnosabilité” du WaferIC un circuit WSIC au cœur d'un système configurable applicable au prototypage rapide. Une nouvelle approche face à la conception de bancs de test programmable pour le test de circuits numériques est en cours de développement dans plusieurs universités québécoises, dont l'École Polytechnique Montréal dans le cadre du projet “DreamWaferTM”. Ce nouveau système de prototypage rapide de circuits numériques a pour but de mettre au point un réseau intégré d'interconnexions configurables, nommé WaferNet. Ce réseau d'interconnexions est déployé sur un circuit intégré à l'échelle de la tranche. Ainsi, le projet “DreamWaferTM” vise à développer un système équivalent à un “PCB reconfigurable” permettant de prototyper des circuits intégrés numériques discrets (FPGA, processeurs, DSP…), ceux-ci étant déposés à sa surface. Ce circuit intégré contient une matrice comportant des milliers de cellules identiques, chacune comportant un centre de contrôle logique, un crossbar configurable et un ensemble de “plots“ de quelques dizaines de micromètres de large (points de contact avec les composants déposés). Cette matrice de cellules se nomme le WaferIC. Ce projet de maîtrise porte spécifiquement sur la conception d'un système de configuration tolérant aux pannes pour le WaferIC, en la mise au point d'un environnement de simulation et de vérification matérielle codé en SystemC et en VHDL, à concevoir l'interface logicielle/matérielle pour le contrôle de la configuration basée sur le protocole JTAG et la conception d'une méthodologie de test et de diagnostic du système de configuration et du WaferNet. La tolérance aux pannes est importante dans le cadre de cette application spécifique pour des raisons économiques et pour atteindre le niveau de qualité requis pour cette application.