FPGA-Friendly Programmable Data Plane: A Transition from P4 Semantics to Pipeline Implementations via High-Level Synthesis Approaches

L’évolution constante des réseaux à haut débit exige des plans de données de plus en plus programmables, capables de s’adapter à une grande diversité de protocoles et d’applications sans compromettre les performances. Les technologies matérielles émergentes dans le domaine des réseaux de données telles que les Field-Programmable Gate Arrays (FPGAs) offrent une solution particulièrement prometteuse en combinant reconfigurabilité, parallélisme massif et débit déterministe. Cependant, malgré plusieurs tentatives visant à implémenter les programmes P4 sur des plateformes FPGA, les solutions existantes demeurent limitées en termes de portabilité, de flexibilité et d’évolutivité. La plupart nécessitent des modifications manuelles, des chaînes d’outils spécifiques à un fournisseur ou des composants propriétaires, rendant le déploiement et la personnalisation complexes et sujets à des erreurs. Cette thèse propose une méthodologie complète et automatisée pour combler le fossé entre la programmabilité offerte par P4 et la réalisation matérielle sur FPGA, en offrant un flux de travail intégré qui élimine les difficultés de conversion et de déploiement manuel. Au coeur de cette méthodologie se trouve P4THLS, un cadre de mise en oeuvre basé sur la synthèse de haut niveau (HLS) et conçu sous forme de modèles, servant de fondation au noyau de traitement des paquets. P4THLS traduit automatiquement les programmes P4 en modules HLS synthétisables, générant tous les composants principaux d’un plan de données programmable, y compris le parseur, les tables de correspondance et d’action (match-action) et le déparseur, tout en prenant en charge plusieurs types de mémoires embarquées pour le stockage et l’accès efficaces aux entrées de table. Afin de faciliter l’implémentation de tables de correspondance-action performantes, ce travail introduit HLSCAM, une bibliothèque purement HLS qui explore l’espace de conception des mémoires associatives binaires et ternaires (BCAM et TCAM). HLSCAM permet la création de structures de recherche efficaces, indépendantes du fournisseur et facilement extensibles, intégrées de manière fluide dans la chaîne de traitement P4THLS. Le cadre a ensuite été enrichi par la prise en charge d’objets à états (tels que les registres, compteurs et compteurs de débit) et la propagation de métadonnées, permettant la mise en oeuvre de fonctions avancées de traitement de paquets comme la télémétrie, le contrôle de flux et la surveillance du trafic. Ces extensions offrent une meilleure visibilité sur le pipeline interne et permettent aux applications complexes de fonctionner à débit de ligne sans dépendre d’interactions avec le plan de contrôle externe. La validation expérimentale a été effectuée sur une plateforme FPGA AMD Alveo U280, sous un trafic réaliste généré à l’aide des cartes réseau Intel XXV710 et vi du générateur de trafic TRex. Dans son ensemble, cette thèse établit P4THLS comme une fondation unifiée et extensible pour le déploiement d’applications de plan de données définies en P4 sur des plateformes FPGA. En combinant automatisation, abstraction et conception orientée performance, ce travail ouvre la voie à un nouveau niveau de programmabilité, capacité d’extension et efficacité matérielle, jetant les bases des systèmes réseaux intelligents et auto-adaptatifs de prochaine génération basés sur FPGA.