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Élaborer un environnement de test pour la vérification et la validation d'applications réseaux configurables sur FPGA

Mengyue Su

Master's thesis (2022)

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Abstract

During the last decade, new architectures in data network systems have been applied. Software-Defined Networking (SDN) introduces control plane and data plane separation in network devices such as switches and routers. This architecture allows the user to define their own logic of the data plane and centralize resource control. The programmability of network applications is greatly increased therefore various types of reprogrammable equipment are developed. Among various hardware platforms, due to their high reprogrammability, flexibility and reasonable cost, FPGAs are widely used to implement SDN components. However, with the rapid increase of complexity in hardware, debugging becomes more and more difficult. Bugs in network devices translate to financial losses for the network service providers and degrade the quality of experience for the users. Simulation tools cannot guarantee complete fault coverage, as bugs can manifest themselves at any time in live hardware. To mitigate these issues, we offer a hardware / software (HW / SW) co-verification tool that targets programmable network devices. The system integrates precise software simulation and hardware implementation providing cycle accurate modeling. For the software implementation, open-source tools such as CocoTB and GHDL were used. The hardware part embeds in programmable hardware, including the Device Under Test (DUT), and its test interfaces. Data can be extracted from the input/output (I/O) ports of the DUT during real-time execution. Data insertion, produced by the software testbench, is also supported. For the hardware implementation, reported experiments were implemented on the DE10-Standard platform and the NetFPGA-SUME platform. The first is a general development board operating under the Intel environment. The latter is a new specific network programming development card equipped with high-speed Internet ports. To simplify the bug targeting, the hardware assertion is supported by the environment. It allows data to be captured before and after an assertion has triggered.

Résumé

Le Software-Defined Networking (SDN) est une architecture importante qui a émergé au cours des années 2010. Elle introduit la séparation de plan de contrôle et de plan de données dans les périphériques réseau tel que les commutateurs et les routeurs. Cette architecture permet à l'utilisateur de définir la logique du plan de données et de centraliser le contrôle de ressource. La programmabilité des applications réseau est largement augmentée donc divers types d'équipements reprogrammables sont développés. Les FPGA, parmi d'autres approches, sont largement utilisés comme plateformes SDN en raison de leur haute reprogrammabilité, de leur flexibilité et de leur coût raisonnable. Cependant, avec l'augmentation rapide de la complexité du matériel, le débogage devient de plus en plus difficile. Les bogues dans les périphériques réseau se traduisent par des pertes financières pour les fournisseurs de services réseau et dégradent la qualité de l'expérience pour les utilisateurs. Les outils de simulation ne peuvent pas garantir une couverture complète des pannes, car les bogues peuvent se manifester à tout moment dans le matériel. Pour atténuer ces problèmes, nous proposons un outil de co-vérification matériel/logiciel (HW/SW) qui cible les périphériques réseaux programmables. Le système intègre une simulation logicielle et une mise en œuvre matérielle précises au cycle d'horloge. Pour la mise en œuvre du logiciel, des outils ouverts tel que CocoTB et GHDL ont été utilisés. La partie matérielle est implémentée dans un FPGA, incluant le modèle à tester (Device Under Test (DUT)) et les interfaces de test. Les données peuvent être extraites des ports d'entrée/sortie (I/O) du DUT pendant l'exécution en temps réel. L'insertion des données produites par le banc de test logiciel est également prise en charge. Pour l'implémentation matérielle, des expériences rapportées ont été menées sur la plateforme DE10-Standard et la plateforme NetFPGA-SUME. Cette première est une carte de développement générale sous l'environnement d'Intel. Cette dernière est une nouvelle carte spécifique au développement de programme réseau équipée avec les ports Internet de haut débit. Pour identifier la source d'un bogue, les assertions matérielles sont supportées par l'environnement. Il permet de capturer les données avant et après la présentation d'une assertion.

Department: Department of Electrical Engineering
Program: Génie électrique
Academic/Research Directors: Yvon Savaria and Jean Pierre David
PolyPublie URL: https://publications.polymtl.ca/10301/
Institution: Polytechnique Montréal
Date Deposited: 07 Oct 2022 14:23
Last Modified: 11 Oct 2023 11:04
Cite in APA 7: Su, M. (2022). Élaborer un environnement de test pour la vérification et la validation d'applications réseaux configurables sur FPGA [Master's thesis, Polytechnique Montréal]. PolyPublie. https://publications.polymtl.ca/10301/

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