<  Back to the Polytechnique Montréal portal

Conception d'un processeur à vitesse variable et synthèse d'horloge à période ajustable

Dimitri Gabriel Epassa Habib

Masters thesis (2006)

[img]
Preview
Published Version
Terms of Use: All rights reserved.
Download (4MB)
Cite this document: Epassa Habib, D. G. (2006). Conception d'un processeur à vitesse variable et synthèse d'horloge à période ajustable (Masters thesis, École Polytechnique de Montréal). Retrieved from https://publications.polymtl.ca/7709/
Show abstract Hide abstract

Abstract

Circuits de synthèse d'horloge -- Processeurs à faible consommation de puissance et à fréquence variable -- Méthodologie de conception ASIC du VPCS -- Méthodologie d'implémentation FPGA pour le VSP -- Processeur embarqué à faible consommation de puissance avec vitesse variable à chaque cycle d'horloge -- Architecture du générateur d'horloge -- Aperçu architectural du VSP -- Résultats d'expérimentation du VSP et discussion -- Analyse d'efficacité du VSP -- Impact des instructions spécialisées -- Synchronisation entre le VSP et le port série -- Accélération maximale du nios.

Uncontrolled Keywords

Microprocesseurs -- Conception et construction; Commande électrique à vitesse variable; Horloges en temps réel

Open Access document in PolyPublie
Additional Information: Le fichier PDF de ce document a été produit par Bibliothèque et Archives Canada selon les termes du programme Thèses Canada https://canada.on.worldcat.org/oclc/212429106
Department: Département de génie informatique et génie logiciel
Date Deposited: 04 Aug 2021 11:05
Last Modified: 25 Aug 2021 14:58
PolyPublie URL: https://publications.polymtl.ca/7709/

Statistics

Total downloads

Downloads per month in the last year

Origin of downloads

Repository Staff Only