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Convertisseurs temps-numérique distribués et à mesures multiples pour FPGA

Safa Berrima

PhD thesis (2021)

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Cite this document: Berrima, S. (2021). Convertisseurs temps-numérique distribués et à mesures multiples pour FPGA (PhD thesis, Polytechnique Montréal). Retrieved from https://publications.polymtl.ca/6641/
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Abstract

RÉSUMÉ Les convertisseurs temps-numérique (TDC), outils de mesure de la durée de l’intervalle temps entre deux événements, connaissent un intérêt croissant dans la communauté scientifique et dans l’industrie, et ce depuis des décennies. Ils sont largement utilisés dans des applications variées, que ce soit en imagerie médicale, dans les automobiles ou en instrumentation. Cependant, dans les applications contemporaines et futures, les microsystèmes électroniques incluent plusieurs puces électroniques, dont certaines dans un même boîtier pour réduire leur volume, l’énergie consommée et le coût. Ces microsystèmes miniaturisés peuvent contenir des centaines de milliers de nœuds portant des signaux entre les modules d’un système et un des défis qui leur est associé concerne le diagnostic d’éventuels mal-fonctionnements. Par conséquent, une faible complexité ainsi que le support de multiples points de mesures deviennent des critères tout aussi importants, pour un TDC, que ses performances temporelles telles que la résolution, la linéarité et la précision. Cette thèse vise à faciliter le prototypage, le déverminage et le test des microsystèmes actuels par l’élaboration de circuits de support in-situ, en particulier pour mesurer précisément les délais entre les transitions sur de multiples nœuds portant des signaux numériques. Nous proposons d’élaborer des architectures distribuées de convertisseurs temps-numérique, qui sont à la fois compacts et précis, tout en permettant la mesure d’intervalles de temps sur de nombreux points de mesure. Des solutions sont proposées grâce à des circuits intégrés programmables (Field Programmable Gate Array : FPGA) tirant avantage de l’évolution de leur technologie de fabrication, leur flexibilité et leur faible coût de développement. La première contribution de cette thèse a été inspirée d’une architecture de TDC implémentée sur un circuit dédié, où les ressources sont disposées en boucles pour être réutilisées, limitant ainsi leur complexité. Une preuve de concept d’une telle architecture implémentée sur un circuit programmable est présentée. L’architecture proposée réduit la complexité de la mise en œuvre en tirant avantage des mémoires distribuées implémentées dans des tables de stockage (Look-Up Tables) disponibles dans les FPGA de Xilinx. Une étude théorique comparative a démontré que la solution proposée est plus compacte que les TDC bouclés classiques.----------ABSTRACT Time-to-Digital Converters (TDC), tools for measuring the time between two events, have an increased interest by the scientific community and the industry for decades. They are widely used in various applications whether in medical imaging, automotive or instrumentation. However, in contemporary and future applications, microsystems include multiple microchips, some in a single package, to reduce bulk, power consumption and cost. These miniaturized microsystems can contain hundreds of thousands of signals between the chips and one of the challenges is diagnosing a malfunction. Therefore, a small form factor as well as the support of multiple measurements points become just as important criteria for a TDC as the temporal performances such as resolution, linearity and precision. This thesis aims to facilitate the prototyping, debugging and testing of current microsystems by the development of in-situ support circuits, in particular to precisely measure the delays between transitions on multiple digital signals. We propose to develop distributed architectures of time-to-digital converters, which are both compact and precise while supporting a large number of measurement points. Solutions are offered for programmable integrated circuits (FPGAs) taking advantage of their evolving manufacturing technology, flexibility and low development cost. The first contribution was inspired by a TDC architecture implemented on a dedicated circuit, where resources are arranged in loops for reuse, thus minimizing the form factor. A proof of concept of such an architecture implemented on a programmable circuit was presented. The proposed architecture takes advantage of the distributed memories implemented with simple Look-Up Tables available in Xilinx FPGAs to save resources. A comparative theoretical study has shown that the proposed solution is more compact than that of a conventional looped TDC. The second contribution is a proof of concept of a fine resolution delay adjustment tool in FPGA. This contribution came as a solution to improve the linearity of the TDC proposed in the first contribution. To the best of our knowledge, this tool is the first to offer fine automated delay control without modifying the design already placed and routed and without necessitating the dynamic reconfiguration or a dedicated software library.

Open Access document in PolyPublie
Department: Département de génie électrique
Academic/Research Directors: Yvon Savaria and Yves Blaquière
Date Deposited: 25 Oct 2021 10:01
Last Modified: 25 Oct 2021 10:01
PolyPublie URL: https://publications.polymtl.ca/6641/

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