Convertisseurs temps-numérique distribués et à mesures multiples pour FPGA

Les convertisseurs temps-numérique (TDC), outils de mesure de la durée de l'intervalle temps entre deux événements, connaissent un intérêt croissant dans la communauté scientifique et dans l'industrie, et ce depuis des décennies. Ils sont largement utilisés dans des applications variées, que ce soit en imagerie médicale, dans les automobiles ou en instrumentation. Cependant, dans les applications contemporaines et futures, les microsystèmes électroniques incluent plusieurs puces électroniques, dont certaines dans un même boîtier pour réduire leur volume, l'énergie consommée et le coût. Ces microsystèmes miniaturisés peuvent contenir des centaines de milliers de nœuds portant des signaux entre les modules d'un système et un des défis qui leur est associé concerne le diagnostic d'éventuels mal-fonctionnements. Par conséquent, une faible complexité ainsi que le support de multiples points de mesures deviennent des critères tout aussi importants, pour un TDC, que ses performances temporelles telles que la résolution, la linéarité et la précision. Cette thèse vise à faciliter le prototypage, le déverminage et le test des microsystèmes actuels par l'élaboration de circuits de support in-situ, en particulier pour mesurer précisément les délais entre les transitions sur de multiples nœuds portant des signaux numériques. Nous proposons d'élaborer des architectures distribuées de convertisseurs temps-numérique, qui sont à la fois compacts et précis, tout en permettant la mesure d'intervalles de temps sur de nombreux points de mesure. Des solutions sont proposées grâce à des circuits intégrés programmables (Field Programmable Gate Array : FPGA) tirant avantage de l'évolution de leur technologie de fabrication, leur flexibilité et leur faible coût de développement. La première contribution de cette thèse a été inspirée d'une architecture de TDC implémentée sur un circuit dédié, où les ressources sont disposées en boucles pour être réutilisées, limitant ainsi leur complexité. Une preuve de concept d'une telle architecture implémentée sur un circuit programmable est présentée. L'architecture proposée réduit la complexité de la mise en œuvre en tirant avantage des mémoires distribuées implémentées dans des tables de stockage (Look-Up Tables) disponibles dans les FPGA de Xilinx. Une étude théorique comparative a démontré que la solution proposée est plus compacte que les TDC bouclés classiques.