Boucle à verrouillage de délai offrant une densité de phases de 112 GHz pour convertisseur analogique à numérique à entrelacement temporel

Les horloges contrôlent le monde électronique. Pour les systèmes opérant suivant le modèle synchrone, qui sont largement majoritaires, la plupart des bits transmis et des données circulant dans le monde, ainsi que la grande majorité des appareils électroniques nécessitent des signaux d'horloge. De nos jours, la quantité d'information diffusée dans le monde chaque seconde est considérable, cela n'aurait pas été possible sans le développement de méthodes de synchronisation efficaces. À l'origine des oscillateurs générant des signaux de quelques kHz cadençaient les systèmes électroniques, mais maintenant on peut concevoir des horloges produisant une densité de phases de plus que 100 GHz. Ceci découle notamment des avancées de la technologie des circuits intégrés. Les convertisseurs analogiques numériques sont l'interface entre le monde physique et les systèmes électroniques. Ils transforment les données provenant du monde physique en données numériques. Plusieurs types des convertisseurs sont utilisés dépendamment des spécifications des applications, ils nécessitent des signaux d'horloges appropriés. Il existe plusieurs genres de convertisseurs analogiques numériques avec différentes spécifications comme le taux d'échantillonnage, la résolution (nombre de bits), la consommation d'énergie. Les convertisseurs analogiques à numériques dits à entrelacement temporel sont capables de produire des taux d'échantillonnage de plus que 100 Gé/s. Les concepteurs arrivent grâce à des architectures comportant typiquement un convertisseur analogique numérique (CAN) de base, qui nécessitent des signaux d'horloge sujet à un déphasage spécifique et oscillant chacun à une haute fréquence. Dans le cadre du présent projet, nous avons conçu une horloge à phases multiples permettant à un système de conversion d'atteindre un taux d'échantillonnage 112 Gé/s. Une boucle à verrouillage de délai (BVD) est proposée comme moyen de produire une horloge à phases multiples permettant de cadencer le système. La BVD génère 16 sorties oscillant chacune à 7 GHz. L'espacement temporel entre chaque 2 sorties adjacentes est de 8.9 ps. Cet espacement est important pour gérer les données passant dans les CAN afin qu'elles s'activent au bon moment. La BVD est formée d'un détecteur de phase-fréquence, d'une pompe de charge, d'un filtre passe-bas et d'une ligne de retard contrôlée par tension (LRCT).

Abstract

Clocks control the electronic world. For systems operating on the synchronous model, which are the vast majority, every bit transmitted, every data circulating in the world, every electronic device with a chip requires clock signals. Nowadays, the density of information flowing in the world every second is considerable, and this would not have been possible without the development of efficient synchronization methods. Originally, oscillators generating signals of a few kHz clocked electronic systems, but now it is possible to design clocks producing a phase density of more than 100 GHz. This is due in part to advances in integrated circuit technology. Analog-to-digital converters are the interface between the physical world and electronic systems. They transform data from the physical world into digital data. Several types of converters are used depending on the application specifications, they require appropriate clock signals. There are several types of analog-to-digital converters with different specifications such as sampling rate, resolution (number of bits), power consumption... The so-called time-interleaved analog-to-digital converters are capable of producing sampling rates of more than 100 GigaSamples/s. Designers achieve this through architectures typically comprising basic analog-to-digital converters (ADCs), which require clock signals subject to a specific phase shift and each oscillating at a high frequency. In this project, we have designed a multiphase clock allowing a conversion system to reach a sampling rate of 112 GigaSamples/s. A delay-locked loop (DLL) is proposed as a means of producing a multiphase clock to clock the system. The DLL generates 16 outputs each oscillating at 7 GHz. The time spacing between each two adjacent outputs is 8.9 ps. This spacing is important to manage the data passing through the ADCs so that they activate at the right time. The DLL consists of a frequency phase detector, a charge pump, a low-pass filter and a voltage-controlled delay line (VCDL). The VCDL uses controllable NMOS inverters to generate signals spaced at 8.9 ps. This VCDL shifts the reference signal by one period T through the inverters. It is controlled by a voltage modifying the propagation delay of the signal coming from the low-pass filter. The last output of the VCDL must be phase shifted by one period T to be in phase with the reference signal, this shift is kept thanks to a feedback system.