Design and Characterization of a CMOS-Based Long Retention Time Memristive Cell

Malgré les promesses de la dernière décennie, les memristors ne sont pas encore des dispositifs utilisables en pratique pour les applications récentes qui nécessitent une immense puissance de calcul. Le dispositif, que Leon Chua a découvert en 1971 et que Hewlett Packard a fabriqué pour la première fois en 2008, manque encore de robustesse et de fiabilité dans son processus de fabrication. Chaque memristor peut être caractérisé par deux caractéristiques principales: (a) la memristance qui est la fenêtre de résistance et (b) la durabilité qui est souvent appelée temps de rétention. Pourtant, les memristors, qui sont également connus comme des dispositifs de commutation résistifs, sont confrontés à de multiples défis qui empêchent les chercheurs de les utiliser dans leurs applications finales. Les défis les plus courants pour un memristor sont la contrôlabilité de la fenêtre de résistance, le dopage des ions, les caractéristiques physiques des matériaux constitutifs, la nano-échelle et quelques autres défis. Heureusement, les émulateurs de memristors peuvent remplacer le dispositif réel dans plusieurs applications modernes. Ces émulateurs sont basés sur un processus de fabrication CMOS éprouvé. Cependant, l'inconvénient commun de ces émulateurs est leur incapacité à conserver leurs états internes pendant de longues périodes. Dans ce travail, nous présentons une cellule memristive qui non seulement possède les caractéristiques du memristor comme la fameuse courbe d'hystérésis I-V pincée, mais qui possède également un temps de rétention de 10 ans. Pour réaliser une telle cellule, nous avons utilisé des transistors à grille flottante pour la rétention des charges et un émulateur de memristor pour que le circuit présente un comportement similaire à celui des memristors. Une puce de 1 mm², que nous avons fabriquée en utilisant un processus CMOS standard de 65 nm avec une fine épaisseur de diélectrique de grille, a été utilisée pour caractériser les mécanismes de charge et décharge des dispositifs à grille flottante. Nos expérimentations en laboratoire ont permis de découvrir des faits intéressants sur les transistors à grille flottante réalisés avec un procédé CMOS à 65 nm."

Abstract

Despite being actively researched in the past decade, memristors still lack practical realizations that could be used to implement usable devices. The device, which Leon Chua discovered in 1971 and Hewlett Packard fabricated for the first time in 2008, is still missingrobustness and reliability in its manufacturing process. Any memristor can be characterizedby two main features: (a) memristance, which is the device's resistance range and (b) durability, which is often referred to as retention time. Nonetheless, the memristors, also known as resistive switching devices, are facing multiple challenges that prevent researchers from using them in their end applications. The most common challenges for a memristor are memristance window controllability, ion doping, physical characteristics of the composing material and nano-scalability. Luckily, memristor emulators are good substitutes, for the time being, in most modern applications. Many memristor (or resistive switching device) emulators are based on a mature CMOS process. However, the common setback for these emulators lies in them lacking the ability to retain their internal states for long periods. In this dissertation we present a memristive cell that not only has the memristor's characteristics as the famous I-V pinched hysteresis curve but also has a 10-year retention time. To bring forward such a cell, we used floating gate transistors for charge trapping and a memristor emulator for a memristor-like behavior of the circuit. We fabricated a 1 mm2 chip using a standard 65 nm CMOS process with thin-gate dielectric thickness that was used to characterize both charging and discharging mechanisms of the floating-gate devices. Our in-laboratory experiments uncovered interesting facts about floating-gate transistors in the 65 nm process. For example, we found that charge tunneling starts at around 350 mV gate-source potential. However, at around 650 mV , the device loses its ability to trap charges. Nonetheless, and despite process sensitivity, the charges that were delicately tunneled into floating-gate devices continue to be trapped inside their circuits.