Documents dont l'auteur est "Blaquière, Yves"
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2023
Bensalem, H., Blaquière, Y., & Savaria, Y. (2023). An Efficient OpenCL-Based Implementation of a SHA-3 Co-Processor on an FPGA-Centric Platform. IEEE Transactions on Circuits and Systems II: Express Briefs, 70(3), 1144-1148. Lien externe
2021
Berrima, S. (2021). Convertisseurs temps-numérique distribués et à mesures multiples pour FPGA [Thèse de doctorat, Polytechnique Montréal]. Disponible
Bensalem, H., Blaquière, Y., & Savaria, Y. (mai 2021). Acceleration of the secure hash algorithm-256 (SHA-256) on an FPGA-CPU cluster using OpenCL [Communication écrite]. 53rd IEEE International Symposium on Circuits and Systems (ISCAS 2021), Daegu, Korea (5 pages). Lien externe
Berrima, S., Blaquière, Y., & Savaria, Y. (2021). Ring-Oscillator Based High Accuracy Low Complexity Multichannel Time-to-Digital Converter Architecture for Field-Programmable Gate Arrays. IEEE Transactions on Instrumentation and Measurement, 70, 1-10. Lien externe
2020
Berrima, S., Blaquière, Y., & Savaria, Y. (2020). Fine resolution delay tuning method to improve the linearity of an unbalanced time-to-digital converter on a Xilinx FPGA. IET Circuits Devices & Systems, 14(8), 1243-1252. Lien externe
2019
Bensalem, H., Blaquière, Y., & Savaria, Y. (mai 2019). Toward in-system monitoring of OpenCL-based designs on FPGA [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2019), Sapporo, Japan (5 pages). Lien externe
2018
Darvishi, M. (2018). Characterization of Interconnection Delays in FPGAS Due to Single Event Upsets and Mitigation [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
Laflamme-Mayer, N. (2018). Conception d'un réseau de plots configurables multifonctions analogiques et numériques combiné à un réseau de distribution de puissance intégrés à l'échelle de la tranche de silicium [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
Berrima, S., Blaquière, Y., & Savaria, Y. (2018). Diagnosis algorithms for a reconfigurable and defect tolerant JTAG scan chain in large area integrated circuits. Integration, 62, 159-169. Lien externe
Darvishi, M., Audet, Y., & Blaquière, Y. (2018). Delay monitor circuit and delay change measurement due to SEU in SRAM-based FPGA. IEEE Transactions on Nuclear Science, 65(5), 1153-1160. Lien externe
Lepercq, É., Blaquière, Y., & Savaria, Y. (2018). A pattern-based routing algorithm for a novel electronic system prototyping platform. Integration, 62, 224-237. Lien externe
2017
Berrima, S., Blaquière, Y., & Savaria, Y. (mai 2017). A multi-measurements RO-TDC implemented in a Xilinx field programmable gate array [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2017), Baltimore, MD (4 pages). Lien externe
Berrima, S., Blaquière, Y., & Savaria, Y. (août 2017). Sub-ps resolution programmable delays implemented in a Xilinx FPGA [Communication écrite]. 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Boston, MA. Lien externe
2016
Hussain, W., Valorge, O., Blaquière, Y., & Savaria, Y. (2016). A novel spatially configurable differential interface for an electronic system prototyping platform. Integration, the VLSI Journal, 55, 129-137. Lien externe
Hussain, W., Fakhoury, H., Desgreys, P., Blaquière, Y., & Savaria, Y. (2016). An asynchronous delta-modulator based A/D converter for an electronic system prototyping platform. IEEE Transactions on Circuits and Systems I: Regular Papers, 63(6), 751-762. Lien externe
Hussain, W., Savaria, Y., & Blaquière, Y. (mai 2016). A compact spatially configurable differential input stage for a field programmable interconnection network [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2016), Montréal, Québec. Lien externe
Guillemot, M., Nguyen, H., Bougataya, M., Blaquière, Y., Lakhssassi, A., Shields, M., & Savaria, Y. (2016). Wafer-scale rapid electronic systems prototyping platform: User support tools and thermo-mechanical validation. Dans Novel Advances in Microsystems Technologies and Their Applications (p. 67-100). Lien externe
2015
Hussain, W. (2015). Providing Bi-Directional, Analog, and Differential Signal Transmission Capability to an Electronic Prototyping Platform [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
Laflamme-Mayer, N., Blaquière, Y., & Sawan, M. (2015). A configurable analog buffer dedicated to a wafer-scale prototyping platform. Analog Integrated Circuits and Signal Processing, 82(1), 57-66. Lien externe
Sion, G., Blaquière, Y., & Savaria, Y. (juillet 2015). Defect diagnosis algorithms for a field programmable interconnect network embedded in a very large area integrated circuit [Communication écrite]. 21st International On-Line Testing Symposium (IOLTS 2015), Athena Pallas, Greece. Lien externe
2014
Berrima, S. (2014). Algorithmes de diagnostic d'une chaîne JTAG reconfigurable et tolérante aux pannes au sein de la technologie WaferIC [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Laflamme-Mayer, N., Blaquière, Y., Savaria, Y., & Sawan, M. (2014). A configurable multi-rail power and I/O pad applied to wafer-scale systems. IEEE Transactions on Circuits and Systems I: Regular Papers, 61(11), 3135-3144. Lien externe
Darvishi, M., Audet, Y., Blaquière, Y., Thibeault, C., Pichette, S., & Tazi, F. Z. (2014). Circuit level modeling of extra combinational delays in SRAM-based FPGAs due to transient ionizing radiation. IEEE Transactions on Nuclear Science, 61(6), 3535-3542. Lien externe
Blaquière, Y., Basile-Bellavance, Y., Berrima, S., & Savaria, Y. (juin 2014). Design and validation of a novel reconfigurable and defect tolerant JTAG scan chain [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2014), Melbourne, VIC, Australia (4 pages). Lien externe
2013
Charasse, S. (2013). Outil de vérification in-situ pour le prototypage de systèmes électroniques [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Guillemot, M. H. (2013). Conception d'un logiciel de contrôle pour la plate-forme de prototypage waferboard TM [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Laflamme-Mayer, N., Sawan, M., & Blaquière, Y. (février 2013). A configurable analog buffer dedicated to a wafer-scale prototyping platform of electronic systems [Communication écrite]. 4th IEEE Latin American Symposium on Circuits and Systems (LASCAS 2013), Cusco, Peru. Lien externe
Baratli, K., Lakhssassi, A., Blaquière, Y., & Savaria, Y. (juin 2013). A netlist pruning tool for an electronic system prototyping platform [Communication écrite]. 11th IEEE International New Circuits and Systems Conference (NEWCAS 2013), Paris, France. Lien externe
Laflamme-Mayer, N., André, W., Valorge, O., Blaquière, Y., & Sawan, M. (2013). Configurable input-output power pad for wafer-scale microelectronic systems. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 21(11), 2024-2033. Lien externe
Hussain, W., Savaria, Y., & Blaquière, Y. (mai 2013). An interface for the I2C protocol in the WaferBoard TM [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2013), Beijing, Chine. Lien externe
Guillemot, M., Blaquière, Y., & Savaria, Y. (mai 2013). Software Rendering Methods to Display Wafer Scale Integrated Circuit Dataset [Communication écrite]. 26th Annual IEEE Canadian Conference on Electrical and Computer Engineering (CCECE 2013), Regina, Sask, CAN. Lien externe
2012
Lepercq, É. (2012). Techniques de routage pseudo-aléatoire pour une application micro-électronique [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
Nguyen, H. H., Guillemot, M., Savaria, Y., & Blaquière, Y. (octobre 2012). A new approach for pin detection for an electronic system prototyping reconfigurable platform [Communication écrite]. 23rd IEEE International Symposium on Rapid System Prototyping (RSP 2012), Tampere, Finland. Lien externe
Al-Terkawi Hasib, O., André, W., Blaquière, Y., & Savaria, Y. (mai 2012). Propagating analog signals through a fully digital network on an electronic system prototyping platform [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2012), Seoul, Korea, Republic of. Lien externe
2011
Laflamme-Mayer, N. (2011). Conception d'un plot reconfigurable pour un réseau de distribution de puissance à l'échelle de la tranche en technologie CMOS [Mémoire de maîtrise, École Polytechnique de Montréal]. Disponible
Valorge, O., André, W., Savaria, Y., & Blaquière, Y. (juin 2011). Power supply analysis of a large area integrated circuit [Communication écrite]. 9th IEEE International New Circuits and Systems Conference (NEWCAS 2011), Bordeaux, France. Lien externe
Laflamme-Mayer, N., Sawan, M., & Blaquière, Y. (juin 2011). A dual-power rail, low-dropout, fast-response linear regulator dedicated to a wafer-scale electronic systems prototyping platform [Communication écrite]. 9th IEEE International New Circuits and Systems Conference (NEWCAS 2011), Bordeaux, France. Lien externe
Laflamme-Mayer, N., Blaquière, Y., & Sawan, M. (décembre 2011). A large range and fine tuning configurable Bandgap reference dedicated to wafer-scale systems [Communication écrite]. 18th IEEE International Conference on Electronics, Circuits and Systems (ICECS 2011), Beirut, Lebanon. Lien externe
Diop, M. D., Radji, M., André, W., Blaquière, Y., Hamoui, A. A., & Izquierdo, R. (octobre 2010). Electrical characterization of annular through silicon vias for a reconfigurable wafer-sized circuit board [Communication écrite]. IEEE 19th Conference on Electrical Performance of Electronic Packaging and Systems, EPEPS 2010, Austin, TX, United states. Lien externe
2010
Laflamme-Mayer, N., Valorge, O., Blaquière, Y., & Sawan, M. (juin 2010). A Low-Power, Small-Area Voltage Reference Array for a Wafer-Scale Prototyping Platform [Communication écrite]. 8th IEEE International NEWCAS Conference (NEWCAS 2010), Montréal, Québec. Lien externe
Berriah, O., Bougataya, M., Lakhssassi, A., Blaquière, Y., & Savaria, Y. (juin 2010). Thermal analysis of a miniature electronic power device matched to a silicon wafer [Communication écrite]. 8th IEEE International NEWCAS Conference (NEWCAS 2010), Montréal, Québec. Lien externe
Bougataya, M., Berriah, O., Lakhssassi, A., Dahmane, A.-O., Blaquière, Y., Savaria, Y., Norman, R., & Prytula, R. (décembre 2010). Thermo-mechanical analysis of a reconfigurable wafer-scale integrated circuit [Communication écrite]. 17th IEEE International Conference on Electronics, Circuits and Systems, Athens, Greece. Lien externe
Valorge, O., Blaquière, Y., & Savaria, Y. (décembre 2010). A spatially reconfigurable fast differential interface for a wafer scale configurable platform [Communication écrite]. 17th IEEE International Conference on Electronics, Circuits and Systems (ICECS 2010), Athens, Greece. Lien externe
2009
Lepercq, É., Valorege, O., Basile-Bellavance, Y., Laflamme-Mayer, N., Blaquière, Y., & Savaria, Y. (octobre 2009). An interconnection network for a novel reconfigurable circuit board [Communication écrite]. 2nd Microsystems and Nanoelectronics Research Conference, Ottawa, Canada. Lien externe
Lepercq, É., Blaquière, Y., Norman, R., & Savaria, Y. (mai 2009). Workflow for an electronic configurable prototyping system [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2009), Taipei, Taiwan. Lien externe
Basile-Bellavance, Y., Blaquière, Y., & Savaria, Y. (juin 2009). Faults diagnosis methodology for the WaferNet interconnection network [Communication écrite]. Joint IEEE North-East Workshop on Circuits and Systems and TAISA Conference (NEWCAS-TAISA 2009), Toulouse, France. Lien externe
2008
Valorge, O., Nguyen, A. T., Blaquière, Y., Norman, R., & Savaria, Y. (août 2008). Digital signal propagation on a wafer-scale smart active programmable interconnect [Communication écrite]. 15th IEEE International Conference on Electronics, Circuits and Systems (ICECS 2008), St. Julian's, Malta. Lien externe
Norman, R., Valorge, O., Blaquière, Y., Lepercq, É., Basile-Bellavance, Y., El-Alaoui, Y., Prytula, R., & Savaria, Y. (juin 2008). An active reconfigurable circuit board [Communication écrite]. Joint IEEE North-East Workshop on Circuits and Systems and TAISA Conference (NEWCAS-TAISA 2008), Montréal, QC, Canada. Lien externe
Norman, R., Lepercq, É., Blaquière, Y., Valorge, O., Basile-Bellavance, Y., Prytula, R., & Savaria, Y. (juin 2008). An interconnection network for a novel reconfigurable circuit board [Communication écrite]. Joint IEEE North-East Workshop on Circuits and Systems and TAISA Conference (NEWCAS-TAISA 2008). Lien externe
Bougataya, M., Lakhsasi, A., Norman, R., Prytula, R., Blaquière, Y., & Savaria, Y. (mai 2008). Steady state thermal analysis of a reconfigurable wafer-scale circuit board [Communication écrite]. IEEE Canadian Conference on Electrical and Computer Engineering (CCECE 2008), Niagara Falls, Ont.. Lien externe
Basile-Bellavance, Y., Lepercq, É., Blaquière, Y., & Savaria, Y. (août 2008). Hardware/software system co-verification of an active reconfigurable board with SystemC-VHDL [Communication écrite]. 15th IEEE International Conference on Electronics, Circuits and Systems (ICECS 2008). Lien externe
2007
Blaquière, Y., Savaria, Y., & El Fouladi, J. (décembre 2007). Digital Measurement Technique for Capacitance Variation Detection on Integrated Circuit I/Os [Communication écrite]. 14th IEEE International Conference on Electronics, Circuits and Systems (ICECS 2007), Marrakech, Morocco (4 pages). Lien externe
2005
Cantin, M.-A. (2005). Méthode de détermination automatique de la taille des chemins de données [Thèse de doctorat, École Polytechnique de Montréal]. Disponible
1998
Poiré, P., Savaria, Y., Daniel, H., Cantin, M.-A., & Blaquière, Y. (novembre 1998). Hardware/software codesign of a Fuzzy ART neural clusterer : The benefits of configurable computing [Communication écrite]. 3rd Conference on Configurable Computing, Boston MA, USA. Lien externe
Poiré, P., Cantin, M.-A., Daniel, H., Blaquière, Y., Savaria, Y., Pocek, K. L., & Arnold, J. M. (avril 1998). A comparative analysis of fuzzy ART neural network implementations: the advantages of reconfigurable computing [Communication écrite]. IEEE Symposium on FPGAs for Custom Computing Machines, Napa Valley, CA. Lien externe
Cantin, M.-A., Blaquière, Y., Savaria, Y., Granger, É., & Lavoie, P. (mai 1998). Implementation fo the Fuzzy ART neural network for fast clustering of radar pulses [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 1998), Monterey, CA, USA. Lien externe
1997
Granger, É., Savaria, Y., Blaquière, Y., Cantin, M.-A., & Lavoie, P. (1997). A VLSI architecture for fast clustering with fuzzy ART neural networks. Journal of Microelectronic Systems Integration, 5(1), 3-18. Non disponible
1996
Blaquière, Y., Dagenais, M., & Savaria, Y. (1996). Timing analysis speed-up using a hierarchical and a multimode approach. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 15(2), 244-255. Lien externe
Granger, É., Blaquière, Y., Savaria, Y., Cantin, M.-A., & Lavoie, P. (août 1996). VLSI architecture for fast clustering with fuzzy ART neural networks [Communication écrite]. 1st International Workshop on Neural Networks for Identification, Control, Robotics, and Signal/Image Processing (NICROSP 1996), Venice, Italy. Lien externe
1995
Blaquière, Y., Gagné, G., Savaria, Y., & Évéquoz, C. (1995). A new efficient algorithmic-based seu tolerant system architecture. IEEE Transactions on Nuclear Science, 42(6), 1599-1606. Lien externe
Blaquière, Y., Gagné, G., Savaria, Y., & Évéquoz, C. (novembre 1995). Cost analysis of a new algorithmic-based soft-error tolerant architecture [Communication écrite]. IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems (DFT 1995), Lafayette, LA, USA. Lien externe
1993
Blaquière, Y., Dagenais, M., & Savaria, Y. (février 1993). A new accurate and hierarchical timing analysis approach [Communication écrite]. European Conference on Design Automation (EDAC 1993), Paris, France. Lien externe
1991
Blaquière, Y., Dagenais, M., & Savaria, Y. (juin 1991). Fast timing analysis of VLSI circuits: a dynamic and hierarchical approach [Communication écrite]. International Symposium on Circuits and Systems (ISCAS 1991), Singapore. Lien externe
1987
Blaquière, Y., & Savaria, Y. (1987). Area Overhead Analysis of SEF: A Design Methodology for Tolerating SEU. IEEE Transactions on Nuclear Science, 34(6), 1481-1486. Lien externe