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Nuage de motsUn nuage de mots est une représentation visuelle des mots les plus fréquemment utilisés dans un texte ou un ensemble de textes. Les mots apparaissent dans différentes tailles, la taille de chaque mot étant proportionnelle à sa fréquence d'apparition dans le texte. Plus un mot est utilisé fréquemment, plus il apparaît en grand dans le nuage de mots. Cette technique permet de visualiser rapidement les thèmes et les concepts les plus importants d'un texte.
Dans le contexte de cette page, le nuage de mots a été généré à partir des publications de l'auteur {}. Les mots présents dans ce nuage proviennent des titres, résumés et mots-clés des articles et travaux de recherche de cet auteur. En analysant ce nuage de mots, vous pouvez obtenir un aperçu des sujets et des domaines de recherche les plus récurrents et significatifs dans les travaux de cet auteur.Le nuage de mots est un outil utile pour identifier les tendances et les thèmes principaux dans un corpus de textes, facilitant ainsi la compréhension et l'analyse des contenus de manière visuelle et intuitive.
Boyer, F.-R., Epassa, H. G., Pontikakis, B., Savaria, Y., & Ling, W. (juin 2004). A variable period clock synthesis (VPCS) architecture for next-generation power-aware SoC applications [Communication écrite]. 2nd annual IEEE Northeast Workshop on Circuits and Systems (NEWCAS 2004), Montréal, Québec. Lien externe
Elbediwy, M. H., Pontikakis, B., David, J. P., & Savaria, Y. (2024). Enabling Rank-Based P4 Programmable Schedulers: Requirements, Implementation, and Evaluation on BMv2 Switches. IEEE/ACM Transactions on Networking, 1-12. Lien externe
Elbediwy, M., Pontikakis, B., Ghaffari, A., David, J. P., & Savaria, Y. (2024). DR-PIFO: a dynamic ranking packet scheduler using a push-in-first-out queue. IEEE Transactions on Network and Service Management, 21(1), 355-371. Lien externe
Elbediwy, M., Pontikakis, B., David, J. P., & Savaria, Y. (2023). A Hardware Architecture of a Dynamic Ranking Packet Scheduler for Programmable Network Devices. IEEE Access, 11, 61422-61436. Disponible
Hasan, S. R., Pontikakis, B., & Savaria, Y. (mai 2009). An all-digital skew-adaptive clock scheduling algorithm for heterogeneous multiprocessor systems on chips (MPSoCs) [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2009), Taipei, Taiwan. Lien externe
Nojavan, A., Pontikakis, B., Boyer, F.-R., & Savaria, Y. (2025). 5G Fronthaul in Modular P4: eCPRI Protocol Processing and Precise BMv2 Timestamps for PTP-1588. IEEE Access, 1-1. Lien externe
Pontikakis, B., Bui, H. T., Boyer, F.-R., & Savaria, Y. (juin 2008). A novel phase-locked loop (PLL) architecture without an analog loop filter for better integration in ultra-deep submicron SoCs [Communication écrite]. Joint IEEE North-East Workshop on Circuits and Systems and TAISA Conference (NEWCAS-TAISA 2008). Lien externe
Pontikakis, B., Bui, H. T., Boyer, F.-R., & Savaria, Y. (mai 2007). A low-complexity high-speed clock generator for dynamic frequency scaling of FPGA and standard-cell based designs [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2007), New Orleans, Louisiana. Lien externe
Pontikakis, B., Boyer, F.-R., Savaria, Y., & Bui, H. T. (août 2007). Precise free-running period synthesizer (FRPS) with process and temperature compensation [Communication écrite]. 50th IEEE Midwest Symposium on Circuits and Systems (MWSCAS 2007). Lien externe
Pontikakis, B., Boyer, F.-R., & Savaria, Y. (mai 2006). A 0.8V algorithmically defined buffer and ring oscillator low-energy design for nanometer SoCs [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2006), Island of Kos, Greece. Lien externe
Pontikakis, B., Boyer, F.-R., & Savaria, Y. (juillet 2005). Performance Improvement of Configurable Processor Architectures Using a Variable Clock Period [Communication écrite]. 5th International Workshop on System on Chip for Real-Time Applications (IWSOC 2005), Banff, Alberta, Canada. Lien externe
Rahmati, M., Boyer, F.-R., Pontikakis, B., David, J. P., & Savaria, Y. (2025). P4Muse: Enabling Modular P4 Programming via Compiler-Managed Code Merging Without Syntax Modifications. IEEE Access, 20 pages. Lien externe
Su, M., David, J. P., Savaria, Y., Pontikakis, B., & Luinaud, T. (mai 2022). An FPGA-based HW/SW Co-Verification Environment for Programmable Network Devices [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2022), Austin, TX, USA. Lien externe
