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Un nuage de mots est une représentation visuelle des mots les plus fréquemment utilisés dans un texte ou un ensemble de textes. Les mots apparaissent dans différentes tailles, la taille de chaque mot étant proportionnelle à sa fréquence d'apparition dans le texte. Plus un mot est utilisé fréquemment, plus il apparaît en grand dans le nuage de mots. Cette technique permet de visualiser rapidement les thèmes et les concepts les plus importants d'un texte.
Dans le contexte de cette page, le nuage de mots a été généré à partir des publications de l'auteur D. Audet. Les mots présents dans ce nuage proviennent des titres, résumés et mots-clés des articles et travaux de recherche de cet auteur. En analysant ce nuage de mots, vous pouvez obtenir un aperçu des sujets et des domaines de recherche les plus récurrents et significatifs dans les travaux de cet auteur.Le nuage de mots est un outil utile pour identifier les tendances et les thèmes principaux dans un corpus de textes, facilitant ainsi la compréhension et l'analyse des contenus de manière visuelle et intuitive.
Audet, D., Masson, S., & Savaria, Y. (novembre 1998). Reducing fault sensitivity of microprocessor-based systems by modifying workload structure [Communication écrite]. IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT 1998), Austin, TX. Lien externe
Audet, D., Gagnon, N., & Savaria, Y. (janvier 1996). Implementing fault injection and tolerance mechanisms in multiprocessor systems [Communication écrite]. IEEE Workshop on Defect and Fault Tolerance in VLSI (DFT 1996), Boston. Lien externe
Audet, D., Gagnon, F., & Savaria, Y. (janvier 1996). Quantitative comparisons of TMR implementations in a multiprocessor system [Communication écrite]. 3rd IEEE On-Line Testing Workshop, Biarritz. Non disponible
Audet, D., & Savaria, Y. (1995). Effective ultra large scale integration (ULSI) architecture techniques : the host interface. (Rapport technique). Non disponible
Audet, D., & Savaria, Y. (1995). Effective ultra large scale integration (ULSI) architecture techniques : the routers, from a functional to a detailed implementation description. (Rapport technique). Non disponible
Audet, D., Savaria, Y., & Arel, N. (1995). Effective ultra large scale integration (ULSI) architecture techniques: FATMOS, a fault-tolerant multiprocessor operating system. (Rapport technique). Non disponible
Audet, D., & Savaria, Y. (1995). High-speed interconnections using true single-phase clocking. Journal of Microelectronic Systems Integration, 3(4), 247-257. Non disponible
Audet, D., & Savaria, Y. High-speed interconnections using true single-phase clocking [Communication écrite]. 7th IEEE Annual International Conference on Wafer Scale Integration, San Francisco, Ca, USA. Lien externe
Audet, D., & Savaria, Y. (1994). Architectural approach for increasing clock frequency and communication speed in monolithic WSI systems. IEEE Transactions on Components Packaging and Manufacturing Technology. Part B, Advanced Packaging, 17(3), 362-368. Lien externe
Audet, D., Savaria, Y., & Arel, N. (janvier 1994). Architectural approach for increasing clock frequency and communication speed in monolithic-WSI systems [Communication écrite]. 6th Annual IEEE International Conference on Wafer Scale Integration, San Francisco, California. Lien externe
Audet, D., Savaria, Y., & Arel, N. (1994). Pipelining communications in large VLSI/ULSI systems. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2(1), 1-10. Lien externe
Kermouche, R., Audet, D., & Savaria, Y. (1995). On the optimization of integrated hierarchical bus architectures to achieve efficient fault-tolerance. Journal of Microelectronic Systems Integration, 3(1), 47-63. Non disponible
Kermouche, R., Savaria, Y., & Audet, D. (janvier 1994). Harvest model of an integrated hierarchical-bus architecture [Communication écrite]. 6th Annual IEEE International Conference on Wafer Scale Integration, San Francisco, CA, USA. Lien externe
Thériault, L., Audet, D., & Savaria, Y. (mai 2001). Performance estimators for hardware/software co-design [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2001), Sydney, Australie. Lien externe
Vinh, H. T., Audet, D., & Savaria, Y. (septembre 1993). Performance models for optimizing a hierarchical-bus multiprocessor architecture [Communication écrite]. Canadian Conference on Electrical and Computer Engineering (CCECE 1993), Vancouver, BC, Canada. Lien externe