Time-Mode Circuit Techniques for High-Performance Readout Interfaces

RÉSUMÉ Les interfaces de lecture font partie intégrante des communications entre systèmes électroniques. Elles sont utilisés pour détecter et prétraiter les signaux d’entrée provenant des capteurs et interrupteurs avant de les acheminer à l’étage suivant. Depuis plusieurs années, l’industrie des semiconducteurs a produit des technologies comportant des géométries de plus en plus fines, augmentant ainsi de beaucoup la performance des circuits numériques. D’un point de vue analogique, ces avancées engendrent des difficultés considérant la réduction des tensions de seuil à un rythme moins rapide que l’alimentation, la dégradation des propriétés intrinsèques des transistors, le défi de l’appariement et le plus grand niveau de bruit. Conséquemment, les architectures temporelles et numériques ont gagné en popularité au niveau de la recherche. Cependant, leur performance est limitée par le bruit de phase, la non-linéarité des conversions temps-fréquence, l’intervalle de détection de phase limité, la vitesse réduite et un décalage (IRO) et un bruit (IRN) d’entrée équivalent élevés. La contribution de cette thèse consiste en plusieurs circuits à base temporelle. Les structures proposées sont conçues, fabriquées et vérifiées à partir d’un procédé CMOS standard 0.35 µm. Tout d’abord, la conception d’un comparateur à faible décalage à base temporelle (TD) de faible bruit, de haute résolution, de grande vitesse et de faible surface à partir d’un VCO est décrite. Afin de convertir deux tensions d’entrée en fréquence, deux VCO identiques sont utilisés, suivi d’un détecteur fréquence/phase innovant pour comparer la durée des signaux numérique du VCO. Les VCO linéaires proposés possèdent de larges intervalles de synchronisation. Ils montrent un faible bruit de phase de -147.57 dBc/Hz à 1 MHz de décalage fréquentiel à une fréquence maximale d’oscillation de 9.37 MHz. Aussi le nouveau détecteur phase/fréquence à bas bruit et basse puissance présente une zone morte (DZ) et une zone-aveugle (BZ) minimale de 12 et 22.7 ps respectivement et ce sans pulsation et glissement. En incorporant les caractéristiques exceptionnelles de ces circuits, le comparateur TD développé dans cette thèse surpasse plusieurs limitations observées de l’état de l’art existant. Entre autres, il présente un taux de conversion de 2.7 MHz avec un bruit équivalent à l’entrée de 148 µVrms et un écart-type de 81.14 µV. De plus, la conception d’un générateur de pulsation à palier ajustable à partir d’un circuit thyristor (THDE) CMOS est abordée. Le THDE basse puissance proposé affiche un large intervalle de délai allant de 26ns à 5 msec avec une sensibilité allant de 240 jusqu’à 2710 ppm/oC respectivement. Finalement, il a été démontré que les circuits à base temporelle développés peuvent être utilisés pour l’interface de lecture d’un interrupteur de charge industrielle.