Time-Mode Circuit Techniques for High-Performance Readout Interfaces

RÉSUMÉ Les interfaces de lecture font partie intégrante des communications entre systèmes électroniques. Elles sont utilisés pour détecter et prétraiter les signaux d’entrée provenant des capteurs et interrupteurs avant de les acheminer à l’étage suivant. Depuis plusieurs années, l’industrie des semiconducteurs a produit des technologies comportant des géométries de plus en plus fines, augmentant ainsi de beaucoup la performance des circuits numériques. D’un point de vue analogique, ces avancées engendrent des difficultés considérant la réduction des tensions de seuil à un rythme moins rapide que l’alimentation, la dégradation des propriétés intrinsèques des transistors, le défi de l’appariement et le plus grand niveau de bruit. Conséquemment, les architectures temporelles et numériques ont gagné en popularité au niveau de la recherche. Cependant, leur performance est limitée par le bruit de phase, la non-linéarité des conversions temps-fréquence, l’intervalle de détection de phase limité, la vitesse réduite et un décalage (IRO) et un bruit (IRN) d’entrée équivalent élevés. La contribution de cette thèse consiste en plusieurs circuits à base temporelle. Les structures proposées sont conçues, fabriquées et vérifiées à partir d’un procédé CMOS standard 0.35 µm. Tout d’abord, la conception d’un comparateur à faible décalage à base temporelle (TD) de faible bruit, de haute résolution, de grande vitesse et de faible surface à partir d’un VCO est décrite. Afin de convertir deux tensions d’entrée en fréquence, deux VCO identiques sont utilisés, suivi d’un détecteur fréquence/phase innovant pour comparer la durée des signaux numérique du VCO. Les VCO linéaires proposés possèdent de larges intervalles de synchronisation. Ils montrent un faible bruit de phase de -147.57 dBc/Hz à 1 MHz de décalage fréquentiel à une fréquence maximale d’oscillation de 9.37 MHz. Aussi le nouveau détecteur phase/fréquence à bas bruit et basse puissance présente une zone morte (DZ) et une zone-aveugle (BZ) minimale de 12 et 22.7 ps respectivement et ce sans pulsation et glissement. En incorporant les caractéristiques exceptionnelles de ces circuits, le comparateur TD développé dans cette thèse surpasse plusieurs limitations observées de l’état de l’art existant. Entre autres, il présente un taux de conversion de 2.7 MHz avec un bruit équivalent à l’entrée de 148 µVrms et un écart-type de 81.14 µV. De plus, la conception d’un générateur de pulsation à palier ajustable à partir d’un circuit thyristor (THDE) CMOS est abordée. Le THDE basse puissance proposé affiche un large intervalle de délai allant de 26ns à 5 msec avec une sensibilité allant de 240 jusqu’à 2710 ppm/oC respectivement. Finalement, il a été démontré que les circuits à base temporelle développés peuvent être utilisés pour l’interface de lecture d’un interrupteur de charge industrielle.

Abstract

ABSTRACT Readout interfaces have become an integral part of communication and interaction between many electronic systems. These interfacing circuits are utilized to detect and pre-process input signals originating from sensors or switches prior to feeding them to subsequent devices. In recent decades, the semiconductor industry has evolved to smaller technologies that are highly effective in digital circuits. A purely analog scheme, however, may face some difficulties at scaled down nodes due to a less reduction of threshold voltages compared to supply voltages, weak intrinsic properties of transistors, and matching challenges, as well as a higher level of noise. As a result, time-based and digitally intensive structures have become widely prevalent among electronic research trends. A time-based readout interface provides significant advantages in terms of power efficiency and chip area. However, the system’s performance is restricted by the imperfections of its components, such as phase noise and nonlinearity in the voltage to time/frequency conversion, a limited range of phase detection, low speed, poor input-referred offset (IRO) and input-referred noise (IRN). To contribute to this topic, several time-based circuit techniques are proposed that form the highlights of this thesis. The proposed structures were implemented, fabricated, and tested in 0.35-µm standard CMOS process. Firstly, the design of an ultra-low offset, high resolution, and high speed voltage-controlled oscillator (VCO)-based time-domain (TD) comparator has been outlined. To convert the input voltage difference into time/frequency information, two identical ring VCOs are used, followed by a novel phase frequency detector (PFD) to compare the output duration. The proposed linear wide-tuning range VCO exhibits a low phase noise of -147.57 dBc/Hz at 1 MHz offset frequency with a maximum oscillation frequency of 9.37 MHz. Also, the proposed innovative low noise PFD features a minimal dead-zone (DZ) and blind-zone (BZ) of less than 12 and 22.7 ps, respectively, free of glitches and undesired one-shot pulses. The TD-comparator prototype outperforms the prior-art designs with an IRO standard deviation of 81.14 µV, an IRN of 148 µVrms, and a conversion rate of 2.7 MHz. Secondly, the design of a duty-cycle adjustable pulse generator based on a proposed CMOS thyristor-based delay element (THDE) is investigated. The proposed low power THDE shows a wide delay range of 26 ns to 5 ms, with a temperature sensitivity ranging from 240 to 2710 ppm/◦C, respectively. Finally, we have integrated and evaluated these time-based circuit designs into a complete time-domain readout interface for an industrial load switch application.