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Architectures and Methodology for the Design of Real-time Power Converter Simulators on FPGAs

Federico Montano

Ph.D. thesis (2021)

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Abstract

This thesis focuses on a methodology for the implementation of real-time FPGA-based simulators for power converters. A real-time simulator provides a preview of the behavior of converters. Its complexity may change depending on the converters' topology. The real-time simulator allows evaluating the specifications, verifying the behavior of modeled systems during the various phases of development, and simplifying their integration. The use of real-time simulators facilitates, for example, the testing of a power converter and its controller in a hardware-in-the-loop (HIL) configuration. It helps to reduce the risks and costs associated with the use of a physical test bench. The implementation of real-time simulators on FPGAs is a complex task reserved for experts. Moreover, the development cycle for FPGAs is relatively long. Currently, there are high level synthesis tools such as Vivado HLS from Xilinx that allow the generation of hardware from a module programmed in C/C++/SystemC and the use of directives to guide the synthesis process. HLS provides a software approach that reduces the time of functional verification and facilitates the generation of hardware. However, depending on the application, these tools do not always reach a performance equivalent to that achieved by an expert using RTL description. One of the main limitations of the HLS approach is that it doesn't provide a mechanism to effectively instantiate custom-made modules. This research proposes the use of the combined approaches of overlay architectures (OA) and latency insensitive design (LID) as a methodology for the implementation of real-time simulators based on FPGA. This work has been developed in three main stages. Firstly, we performed a study of the use of an HLS tool (Vivado HLS) for implementing real-time simulators for power converters. Secondly, we propose the design of a multi-stage interconnection network (MIN) using the latency insensitive design paradigm — LID. This MIN can be reprogrammed and parametrized. It provides data contention capabilities to avoid blocking conditions. The MIN has a simple design and routing algorithm, which enables high throughput at high frequencies (>500 MHz) while maintaining low resource consumption. It is used as an interconnection mechanism for data routing between the main modules of the target simulation system. Finally, we generalized the LID approach by adding distributed control units to the functional modules (arithmetic operators and memories) to allow synchronized data transfers and interconnected the modules to form a parametrizable and reprogrammable linear solver overlay architecture.

Résumé

Cette thèse porte sur une méthodologie pour la mise en œuvre sur FPGA de simulateurs en temps réel des convertisseurs de puissance. Un simulateur en temps réel donne un aperçu du comportement des convertisseurs. La complexité du simulateur peut changer dépendamment de la topologie du convertisseur à simuler. Le simulateur permet d'évaluer les spécifications, de vérifier le comportement des convertisseurs modélisés au cours des différentes phases de développement et de simplifier leur intégration. L'utilisation de simulateurs en temps réel facilite, par exemple, le test d'un convertisseur de puissance et de son contrôleur dans une configuration avec matériel dans la boucle (hardware-in-the-loop – HIL). Il permet de réduire les risques et les coûts associés à l'utilisation d'un banc d'essai réel. La mise en œuvre de simulateurs en temps réel sur FPGA est une tâche complexe réservée aux experts. De plus, le cycle de développement sur des FPGA est relativement long. Actuellement, il existe des outils de conception à haut niveau d'abstraction tel que Vivado HLS de Xilinx qui permettent de générer du matériel à partir d'un module programmé en C/C++/SystemC et d'utiliser des directives pour guider le processus de synthèse. HLS fournit une approche logicielle qui réduit le temps de vérification fonctionnelle et facilite la génération de matériel. Toutefois, selon l'application, ces outils n'atteignent pas toujours des performances équivalentes à celles d'un expert utilisant une description RTL (register transfer level). L'une des principales limitations de l'approche HLS est qu'elle ne fournit pas de mécanismes permettant d'instancier efficacement des modules personnalisés préfabriqués. Cette recherche propose l'utilisation des approches combinées des architectures de superposition (overlay architectures — OA) et de la conception insensible à la latence (latency insensitive design — LID) comme méthodologie pour la mise en oeuvre de simulateurs en temps réel basés sur les FPGA. Ce travail a été développé en trois étapes principales. Premièrement, nous avons réalisé une étude sur l'utilisation d'un outil HLS (Vivado HLS) pour la mise en oeuvre de simulateurs en temps réel pour les convertisseurs de puissance. Deuxièmement, nous proposons la conception d'un réseau d'interconnexion multi-niveaux (multi-stage interconnection network — MIN) en utilisant le paradigme de conception insensible à la latence — LID. Ce MIN peut être reprogrammé et paramétré. Il offre des capacités de contention de données pour éviter les conditions de blocage. Le MIN a une conception et un algorithme de routage simples, qui permettent un haut débit à des fréquences élevées (>500 MHz) tout en gardant une consommation de ressources faible.

Department: Department of Electrical Engineering
Program: Génie électrique
Academic/Research Directors: Jean Pierre David and Tarek Ould-Bachir
PolyPublie URL: https://publications.polymtl.ca/9191/
Institution: Polytechnique Montréal
Date Deposited: 10 Nov 2021 15:25
Last Modified: 28 Apr 2023 03:35
Cite in APA 7: Montano, F. (2021). Architectures and Methodology for the Design of Real-time Power Converter Simulators on FPGAs [Ph.D. thesis, Polytechnique Montréal]. PolyPublie. https://publications.polymtl.ca/9191/

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