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Conception et prototypage de décodeurs à seuil itératif à haut débit

Abbas Nemr

Masters thesis (2009)

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Cite this document: Nemr, A. (2009). Conception et prototypage de décodeurs à seuil itératif à haut débit (Masters thesis, École Polytechnique de Montréal). Retrieved from https://publications.polymtl.ca/8439/
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Abstract

Codage de canal -- Système de communication numérique -- Principe du codage correcteur d'erreur -- Les codes LDPC -- Les codes Turbo -- Les codes CDO -- Notions matérielles -- La technologie FPGA -- Les FPGA de la famille Virtex-II pro de Xilinx -- Délai critique d'un circuit numérique -- Stratégie de resynchronisation d'un circuit numérique -- Environnement d'évaluation des performances d'erreur du DSI -- Décodeur à seuil itératif à haut débit des codes CDO -- Architecture du décodeur à seuil -- Le pondérateur -- Les registres à décalage -- Technique de pipelinage du décodeur -- Stratégie de resynchronisation du décodeur -- Emplacements des étages de pipeline -- Capacité de pipelinage d'un codeur CDO -- Implémentation des composants pipelinés -- Système de communication adapté aux codes perforés -- Gestionnaire d'horloge -- Endoceur perforé -- Décodeur à seuil itératif adapté aux codes perforés -- Recherche de générateurs des codes PCDO à taux compatibles et à haute capacité de pipelinage -- Codes convolutionnels doublement orthogonaux à multi-registres à décalage -- Définition des codes M-CDO -- Simplification des codes M-CDO -- Représentation vectorielle des différences simples et doubles -- Simplification des conditions de la définition des codes M-CDO -- Décodeur à seuil itératif à haut débit de codes M-CDO -- Les registres à décalage -- Le noyau de logique combinatoire -- Pipelinage du décodeur à seuil des codes M-CDO -- Nombre d'emplacements des étages de pipeline -- Capacité de pipelinage d'un générateur de codes M-CDO -- Recherche des meilleurs générateurs de codes M-CDO -- Notations utilisées -- Comparaison des délais des deux architectures du pondérateur -- Choix de la résolution interne du décodeur -- Pipelinage du décodeur à seuil -- Influence de l'architecture du registre à décalage élémentaire -- Exemple de pipelinage d'un décodeur à seuil des codes M-CPDO -- Prototypage du DSI des codes PCDO à taux compatibles -- Simulation du gestionnaire d'horloge -- Résultats expérimentaux du DSI des codes PCDO à taux compatibles -- Influence de la potection quasi-EEP sur les performances -- Comparaison des codes doublement orthogonaux.

Uncontrolled Keywords

Décodeurs (Électronique) -- Conception et construction; Réseaux logiques programmables par l'utilisateur

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Additional Information: Le fichier PDF de ce document a été produit par Bibliothèque et Archives Canada selon les termes du programme Thèses Canada https://canada.on.worldcat.org/oclc/676689589
Department: Département de génie électrique
Date Deposited: 04 Aug 2021 11:04
Last Modified: 25 Aug 2021 14:59
PolyPublie URL: https://publications.polymtl.ca/8439/

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