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A Templated VHDL Architecture for Terabit/s P4-programmable FPGA-based Packet Parsing

Parisa Mashreghi-Moghadam, Tarek Ould-Bachir et Yvon Savaria

Communication écrite (2022)

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Département: Département de génie électrique
Département de génie informatique et génie logiciel
URL de PolyPublie: https://publications.polymtl.ca/51956/
Nom de la conférence: IEEE International Symposium on Circuits and Systems (ISCAS 2022)
Lieu de la conférence: Austin, TX, USA
Date(s) de la conférence: 2022-05-27 - 2022-06-01
Maison d'édition: IEEE
DOI: 10.1109/iscas48785.2022.9937607
URL officielle: https://doi.org/10.1109/iscas48785.2022.9937607
Date du dépôt: 18 avr. 2023 14:59
Dernière modification: 25 sept. 2024 16:42
Citer en APA 7: Mashreghi-Moghadam, P., Ould-Bachir, T., & Savaria, Y. (mai 2022). A Templated VHDL Architecture for Terabit/s P4-programmable FPGA-based Packet Parsing [Communication écrite]. IEEE International Symposium on Circuits and Systems (ISCAS 2022), Austin, TX, USA. https://doi.org/10.1109/iscas48785.2022.9937607

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