Venkatapathi N. Rayapati et Bozena Kaminska
Communication écrite (1994)
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| Renseignements supplémentaires: | Nom historique du département: Département de génie électrique et de génie informatique |
|---|---|
| Département: |
Département de génie électrique Département de génie informatique et génie logiciel |
| URL de PolyPublie: | https://publications.polymtl.ca/32924/ |
| Nom de la conférence: | IEEE International Workshop on Memory Technology, Design, and Testing |
| Lieu de la conférence: | San Jose, Cal, USA |
| Date(s) de la conférence: | 1994-08-08 - 1994-08-09 |
| Maison d'édition: | Institute of Electrical and Electronics Engineers |
| DOI: | 10.1109/mtdt.1994.397204 |
| URL officielle: | https://doi.org/10.1109/mtdt.1994.397204 |
| Date du dépôt: | 18 avr. 2023 15:25 |
| Dernière modification: | 05 avr. 2024 11:23 |
| Citer en APA 7: | Rayapati, V. N., & Kaminska, B. (août 1994). Mega bit BiCMOS SRAM chip package modelling and performance analysis [Communication écrite]. IEEE International Workshop on Memory Technology, Design, and Testing, San Jose, Cal, USA. https://doi.org/10.1109/mtdt.1994.397204 |
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