Utilisation de la reconfiguration dynamique des FPGA pour le contrôle précis et exact des délais dans les convertisseurs temps à numérique

La mesure d'intervalles de temps est importante dans différents domaines d'applications scientifiques. Un convertisseur numérique de temps (TDC) est un circuit électronique permettant de mesurer des intervalles de temps avec des résolutions de l'ordre de la picoseconde. Jusqu'à la dernière décennie, ces circuits étaient implémentés exclusivement sous forme de circuits dédiés (ASIC), mais depuis, plusieurs implémentations sur circuits programmables (FPGA) ont été proposées. Bien qu'à ce jour de telles implémentations accusent toujours des performances inférieures, il existe un intérêt réel pour réduire l'importance de cet écart. En effet, le progrès fulgurant de la technologie FPGA, en termes de densité logique et de fréquence d'opération, en fait aujourd'hui un candidat de choix pour l'implémentation de nombreux circuits et systèmes. Au delà du grand degré d'intégration qu'elle permet d'obtenir, ce type d'implémentation se démarque des circuits dédiés en ce qu'elle permet à la fois des temps de développement et des coûts non-récurrents nettement moins importants. C'est donc dans ce contexte que ce travail se penche sur l'implémentation FPGA d'un convertisseur numérique de temps. Alors que les implémentations de TDC sur circuits dédiés permettent d'obtenir des résolutions avoisinant la picoseconde, les implémentations FPGA les plus récentes sont limitées à quelques dizaines de picosecondes. Puisque l'implémentation d'un TDC est intimement liée à la notion de délai, les FPGAs sont handicapés d'une part par l'irrégularité des délais d'interconnexions programmables générées par les outils de synthèse, et d'autre part par des délais d'interconnexions plus importants. C'est ainsi que les implémentations FPGA offrant les meilleures performances dans la littérature reposent sur une architecture permettant d'exploiter la présence des structures d'interconnexions dédiés, telle la chaine de retenue rapide. En effet, ces structures d'interconnexions dédiées offrent à la fois des délais réduits et une régularité accrue. Toutefois, la résolution atteignable avec cette architecture est limitée par les délais minimaux du circuit, et ces derniers sont sensiblement plus importants sur un FPGA que sur un circuit dédié. Néanmoins, cette architecture bénéficie directement des nouvelles générations de FPGA qui sont produites avec des procédés de fabrication permettant d'obtenir des délais minimaux réduits.