Utilisation de la reconfiguration dynamique des FPGA pour le contrôle précis et exact des délais dans les convertisseurs temps à numérique

La mesure d'intervalles de temps est importante dans différents domaines d'applications scientifiques. Un convertisseur numérique de temps (TDC) est un circuit électronique permettant de mesurer des intervalles de temps avec des résolutions de l'ordre de la picoseconde. Jusqu'à la dernière décennie, ces circuits étaient implémentés exclusivement sous forme de circuits dédiés (ASIC), mais depuis, plusieurs implémentations sur circuits programmables (FPGA) ont été proposées. Bien qu'à ce jour de telles implémentations accusent toujours des performances inférieures, il existe un intérêt réel pour réduire l'importance de cet écart. En effet, le progrès fulgurant de la technologie FPGA, en termes de densité logique et de fréquence d'opération, en fait aujourd'hui un candidat de choix pour l'implémentation de nombreux circuits et systèmes. Au delà du grand degré d'intégration qu'elle permet d'obtenir, ce type d'implémentation se démarque des circuits dédiés en ce qu'elle permet à la fois des temps de développement et des coûts non-récurrents nettement moins importants. C'est donc dans ce contexte que ce travail se penche sur l'implémentation FPGA d'un convertisseur numérique de temps. Alors que les implémentations de TDC sur circuits dédiés permettent d'obtenir des résolutions avoisinant la picoseconde, les implémentations FPGA les plus récentes sont limitées à quelques dizaines de picosecondes. Puisque l'implémentation d'un TDC est intimement liée à la notion de délai, les FPGAs sont handicapés d'une part par l'irrégularité des délais d'interconnexions programmables générées par les outils de synthèse, et d'autre part par des délais d'interconnexions plus importants. C'est ainsi que les implémentations FPGA offrant les meilleures performances dans la littérature reposent sur une architecture permettant d'exploiter la présence des structures d'interconnexions dédiés, telle la chaine de retenue rapide. En effet, ces structures d'interconnexions dédiées offrent à la fois des délais réduits et une régularité accrue. Toutefois, la résolution atteignable avec cette architecture est limitée par les délais minimaux du circuit, et ces derniers sont sensiblement plus importants sur un FPGA que sur un circuit dédié. Néanmoins, cette architecture bénéficie directement des nouvelles générations de FPGA qui sont produites avec des procédés de fabrication permettant d'obtenir des délais minimaux réduits.

Abstract

Time interval measurement is important in various scientific and engineering applications. A Time-to-Digital Converter (TDC) is an integrated circuit allowing measurement of time intervals with resolutions and precisions down to a picosecond. Until the last decade or so, these circuits were implemented exclusively as application specific integrated circuits (ASIC), but since then, various implementations targeting field-programmable gate arrays (FPGA) have been proposed. While these implementations still deliver reduced performances in terms of resolution and precision, there is a growing interest within the scientific community to reduce this gap. Indeed, with the dazzling progress of the FPGA technology over the past decade, both in terms of logic density and operation frequency, it is becoming a implementation target of choice for an ever growing range of circuit and systems. Two key benefits from such implementations are considerably reduced development times and non-recurring costs. It is therefore in this context that this work is focused on the FPGA implementation of time-to-digital converters. While ASIC implementations of TDC can enable resolutions neighbouring a single picosecond, most recent FPGA implementations are still limited to a few tens of picoseconds. As the implementation of a TDC is closely related to the notion of delay, FPGAs are handicapped both by the irregularity of interconnection delays, and increased minimal delays. Therefore, to this day, the most successful FPGA implementations that have been proposed in the literature rely on architectures allowing to take advantage of dedicated interconnection structures, such as the carry-chain used in arithmetic circuits. Indeed, these dedicated interconnection structures provide both reduced delays and increased interconnection delay regularity. However, the resolution achievable with such architecture is limited by the minimal delays available on the circuit, which are substantially more important on an FPGA than on an ASIC. Nevertheless, this architecture directly benefits from newer generations of FPGAs, produced with fabrication processes that enable reduced minimal delay.