Reconfigurable Programming of Data Plane Communication Networks on FPGA Platforms

Les réseaux définis par logiciel (Software-Defined Networking — SDN) et le langage P4 ont introduit la programmabilité dans les architectures de plan de données en découplant le comportement de transfert de son implémentation matérielle. Les réseaux prédiffusés programmables (Field-Programmable Gate Array — FPGA) se sont imposés comme une plateforme de choix pour la mise en oeuvre de pipelines de traitement de paquets programmables en P4, combinant reconfigurabilité et parallélisme massif. Cependant, les solutions existantes de compilation de P4 vers FPGA reposent largement sur une spécialisation effectuée au moment de la synthèse, où les architectures d’analyseur et de désassembleur de paquets sont régénérées pour chaque programme P4. Ce modèle statique empêche l’évolution de la logique protocolaire à l’exécution, accroît la latence de déploiement et limite la réutilisation des FPGA dans des environnements dynamiques. Les tentatives visant à améliorer la flexibilité s’appuient souvent sur la reconfiguration de machines à états ou sur une logique de commutation dynamique, mais ces approches entraînent une surcharge de contrôle qui réduit le débit. Par ailleurs, les conceptions basées sur des chemins de données à matrices de commutation larges permettent le réordonnancement des en-têtes, mais entraînent un coût matériel quadratique ainsi qu’une faible évolutivité temporelle sur les FPGA. Cette thèse vise à permettre l’analyse et la reconstruction de paquets programmables à l’exécution sur FPGA, tout en préservant des performances élevées et une utilisation efficace des ressources matérielles. Pour atteindre cet objectif, cette thèse propose un cadre matériellogiciel cohérent permettant de dissocier la sémantique du protocole de l’architecture du chemin de données. Ce cadre introduit deux modes de reconfigurabilité : des architectures à modèles configurables au moment de la synthèse via des génériques VHDL, et des architectures de superposition permettant une reconfiguration en cours d’exécution grâce à des tables de configuration compactes générées automatiquement à partir de descriptions P4.

Abstract

Software-Defined Networking (SDN) and the P4 language introduced programmability into data-plane architectures by decoupling forwarding behavior from hardware implementation. Field-Programmable Gate Arrays (FPGAs) have emerged as a compelling platform for implementing P4-programmable packet processing pipelines, combining reconfigurability with high parallelism. However, existing P4-to-FPGA solutions rely heavily on compile-time specialization, where parser and deparser architectures are regenerated for each P4 program. This static design model prevents runtime evolution of protocol logic, increases deployment latency, and limits FPGA reuse in dynamic environments. Attempts to improve flexibility often rely on statemachine reconfiguration or dynamic switching logic, but these approaches introduce control overhead that degrades throughput. Meanwhile, designs based on wide crossbar datapaths support flexible header reordering but incur quadratic hardware cost and exhibit poor timing scalability on FPGAs as datapath widths and protocol complexity grow. This thesis aims to enable runtime-programmable packet parsing and deparsing on FPGAs while preserving high performance and hardware efficiency. To achieve this goal, it introduces a unified hardware–software framework that decouples protocol behavior from datapath structure. The framework provides two levels of reconfigurability: templated architectures, which allow compile-time configuration through VHDL generics, and overlay architectures, which extend this model by enabling runtime reconfiguration through compact memory tables automatically derived from P4 descriptions.