Architectures matérielles et bibliothèques personnalisées pour la simulation en temps réel sur FPGA

Cette thèse propose une méthodologie structurée et de haut niveau pour l’implémentation des équivalents de réseau dépendant de la fréquence (Frequency-Dependent Network Equivalent, FDNE) sur des circuits logiques programmables (Field-Programmable Gate Array, FPGA), en vue de la simulation en temps réel des systèmes électriques. Les simulateurs en temps réel permettent d’évaluer les spécifications, de vérifier le comportement des systèmes modélisés au cours des différentes phases de développement, et de faciliter leur intégration, notamment dans le cadre des configurations Hardware-in-the-Loop (HIL). Ils contribuent à réduire les risques et les coûts liés à l’utilisation de bancs d’essai physiques. Toutefois, leur implémentation sur FPGA demeure une tâche complexe, traditionnellement réservée aux experts, en raison de cycles de développement longs et de la complexité du design matériel bas niveau. Pour répondre à ces défis, ce travail s’appuie sur des outils de synthèse de haut niveau (High- Level Synthesis, HLS) tels que Vivado HLS de Xilinx, qui permettent de générer du matériel à partir de code écrit en C/C++/SystemC, tout en offrant la possibilité d’orienter la synthèse via des directives. Bien que cette approche accélère le développement et la vérification fonctionnelle, les performances atteintes peuvent rester inférieures à celles des conceptions RTL optimisées manuellement, notamment en raison du manque de mécanismes efficaces pour instancier des modules personnalisés.

Abstract

This thesis proposes a structured and high-level methodology for implementing Frequency- Dependent Network Equivalents (FDNEs) on Field-Programmable Gate Arrays (FPGAs) for the real-time simulation of power systems. Real-time simulators enable the evaluation of system specifications, verification of system behavior throughout development phases, and facilitate system integration, particularly in Hardware-in-the-Loop (HIL) environments. They significantly reduce the risks and costs associated with physical test benches. However, implementing real-time simulators on FPGAs remains a complex task traditionally reserved for experts, due to long development cycles and the intricacies of low-level hardware design. To address these challenges, this research leverages High-Level Synthesis (HLS) tools such as Xilinx Vivado HLS, which enable the generation of hardware from C/C++/SystemC code and support design guidance through synthesis directives. While HLS accelerates development and functional verification, its generated designs may not match the efficiency of manually optimized RTL implementations, and it lacks support for effectively instantiating custom hardware modules.