Architectures matérielles et bibliothèques personnalisées pour la simulation en temps réel sur FPGA

Cette thèse propose une méthodologie structurée et de haut niveau pour l’implémentation des équivalents de réseau dépendant de la fréquence (Frequency-Dependent Network Equivalent, FDNE) sur des circuits logiques programmables (Field-Programmable Gate Array, FPGA), en vue de la simulation en temps réel des systèmes électriques. Les simulateurs en temps réel permettent d’évaluer les spécifications, de vérifier le comportement des systèmes modélisés au cours des différentes phases de développement, et de faciliter leur intégration, notamment dans le cadre des configurations Hardware-in-the-Loop (HIL). Ils contribuent à réduire les risques et les coûts liés à l’utilisation de bancs d’essai physiques. Toutefois, leur implémentation sur FPGA demeure une tâche complexe, traditionnellement réservée aux experts, en raison de cycles de développement longs et de la complexité du design matériel bas niveau. Pour répondre à ces défis, ce travail s’appuie sur des outils de synthèse de haut niveau (High- Level Synthesis, HLS) tels que Vivado HLS de Xilinx, qui permettent de générer du matériel à partir de code écrit en C/C++/SystemC, tout en offrant la possibilité d’orienter la synthèse via des directives. Bien que cette approche accélère le développement et la vérification fonctionnelle, les performances atteintes peuvent rester inférieures à celles des conceptions RTL optimisées manuellement, notamment en raison du manque de mécanismes efficaces pour instancier des modules personnalisés.