Compensation of Timing-Skew Mismatches in Time-Interleaved ADCs

L’épine dorsale des systèmes de communication filaires et optiques actuels et émergents repose essentiellement sur des convertisseurs analogique-numérique (CAN) avec des taux d’échantillonnage ultra-élevés dépassant 20 Géch/s. L’utilisation des CAN permet le traitement des signaux et des données dans le domaine numérique via des approches de traitement du signal numérique (TSN). Le principal avantage des méthodes TSN est leur robustesse aux variations des procédés de fabrication, de la tension d’alimentation et de la température (PVT). Sachant que certaines composantes de la dissipation de puissance des CAN augmentent linéairement avec la fréquence d’échantillonnage, et au-delà, quand on s’approche des limites de vitesse de la technologie, certaines architectures induisent une consommation qui croît encore plus vite, voire exponentiellement avec la vitesse, un entrelacement temporel peut répondre aux besoins de débits plus élevés tout en maintenant la consommation d’énergie dans la zone de progression linéaire. Les CAN entrelacés dans le temps (CAN-ET) se composent d’un ensemble de sous-CAN nominalement identiques (SCAN) fonctionnant simultanément en parallèle. Les CAN-ET utilisent également un modèle de synchronisation spécial pour que les SCAN échantillonnent séquentiellement et de manière répétée le signal d’entrée. Les CAN-ET sont connus pour être vulnérables aux disparités entre leurs SCAN.

Abstract

The backbone of current and emerging wire-line and optical communication systems critically relies on analog-to-digital converters (ADCs) with ultra-high sampling rates exceeding 20 GS/s. Utilizing ADCs enables the processing of signals and data in the digital domain via digital signal processing (DSP) approaches. The main advantage of DSP schemes is their robustness to process, voltage, and temperature (PVT) variations. Since the power dissipation of ADCs linearly increases with the sampling rate up to a point and exponentially grows beyond that, time-interleaving is introduced to address the need for higher rates while keeping the power consumption in the linear zone. Time-interleaved ADCs (TI-ADCs) are nominally identical sub-ADCs (SADCs) simultaneously operating in parallel. TI-ADCs also use a special clocking pattern for SADCs to sequentially and repeatedly sample the input signal. TI-ADCs are known to be vulnerable to mismatches among their SADCs.