Scalable Architectures for Programmable, Adaptive and Hierarchical Traffic Management in Telecommunication Networks

L’infrastructure des réseaux de données évolue vers l’atteinte d’une programmabilité réseau optimale. En réponse à cette tendance, l’approche de Réseau Défini par Logiciel (SDN) a émergé. L’approche SDN découple efficacement les plans de contrôle et de transfert des données. En conséquence, le plan de données nécessite une architecture entièrement programmable capable de traiter et de transférer efficacement les paquets à un débit de ligne. Cependant, les dispositifs de plan de données existants rencontrent des limitations car ils s’appuient souvent sur des gestionnaires de trafic (TM) à fonctions fixes ou reconfigurables. Ces TM ont du mal à fournir efficacement une Qualité de Service (QoS) adéquate et adaptable aux utilisateurs et au trafic du réseau. De plus, l’absence d’abstractions programmables pour les TM entrave le remplacement complet de l’infrastructure réseau conventionnelle par l’approche SDN. Un TM vraiment programmable devrait posséder la flexibilité pour prendre en charge une large gamme d’algorithmes de gestion de trafic tout en respectant les contraintes de synchronisation inhérentes aux équipements réseau matériels contemporains. En réponse à cette demande d’amélioration de la Qualité de Service (QoS) dans les environnements réseau programmables, cette thèse propose le Gestionnaire de Trafic que nous avons appelé le Dynamic-Ranking Push-In-First-Out (TM DR-PIFO). Le TM DR-PIFO, conçu pour être en accord avec les principes des Réseaux Définis par Logiciel (SDN), offre une solution qui peut être rendue hiérarchique, évolutive et programmable pour la gestion du trafic réseau. Le parcours de développement du TM DR-PIFO englobe plusieurs phases cruciales. Il commence par la création d’un modèle innovant de planificateur de l’ordre d’émission des paquets à file unique. Ce cadre algorithmique est très expressif, permettant divers algorithmes de planification de cet ordre, et il autorise des mises à jour prioritaires en temps réel. Il comprend également des mécanismes de détection d’erreurs pour atténuer les problèmes associés à la planification basée sur des priorités strictes. À travers des études de cas exigeantes et des évaluations réalistes de centres de données, l’efficacité du modèle algorithmique DR-PIFO est démontrée. Ensuite, la mise en oeuvre matérielle du modèle à file unique DR-PIFO, réalisée avec la technologie 65 nm de TSMC, présente des performances impressionnantes avec une surcharge d’aire minimale, reflétant étroitement le comportement supérieur du modèle algorithmique.

Abstract

The current trend in network infrastructure is shifting towards achieving high network programmability. In response to this trend, the Software-Defined Networking (SDN) approach emerged, which effectively decouples the control and data forwarding planes. Consequently, the data plane necessitates a fully programmable architecture capable of efficiently processing and forwarding packets at line rate. However, the existing data plane devices face limitations as they often rely on fixed-function or reconfigurable Traffic Managers (TMs). These TMs struggle to provide efficient and adaptable Quality of Service (QoS) to network users and traffic. Furthermore, the absence of programmable abstractions for TMs hinders the complete replacement of conventional network infrastructure by the SDN approach. A truly programmable TM should possess the flexibility to support a wide range of scheduling algorithms while adhering to the timing constraints inherent in contemporary hardware network equipment. In response to this demand for QoS in programmable network environments, this thesis introduces the Dynamic-Ranking Push-In-First-Out (DR-PIFO) TM. Designed to align with SDN principles, it offers a hierarchical, scalable, and programmable solution for managing network traffic. The DR-PIFO TM’s development journey encompasses several pivotal phases. It begins with the creation of an innovative single-queue packet scheduler model. This algorithmic framework is highly expressive, accommodating various scheduling algorithms, and it allows real-time priority updates. It also includes error detection mechanisms to mitigate issues associated with strict priority scheduling. The effectiveness of the DR-PIFO algorithmic model is demonstrated through challenging case studies and realistic datacenter evaluations. Afterward, the hardware implementation of the DR-PIFO single-queue model, implemented using the TSMC’s 65nm CMOS technology, showcases impressive performance with low area overhead, closely mirroring the algorithmic model’s superior behavior. After proposing the DR-PIFO model, the single-queue DR-PIFO model is the foundation for constructing a novel hierarchical, scalable, and programmable DR-PIFO Traffic Manager. Integrated into programmable switches, this TM leverages the power of a network programming language, P4, for configuration. Exhaustive testing across a diverse set of over 20 scheduling policies and hierarchical case studies confirms the TM’s programmability, identifying the necessary language constructs and components within P4 for effective policy implementation.