Validation et caractérisation d'un décodeur LDPC matériel en sous-alimentation

Ce document décrit les étapes entreprises afin de valider et caractériser le fonctionnement d'un ASIC contenant le décodeur LDPC issu du projet EF-FECtive. L'ASIC dans lequel ce dernier a été implémenté appartient au nœud technologique 65nm de TSMC, et a été encapsulé dans un boîtier CPGA à 85 pattes. Plus précisément, le but de la recherche présentée dans ce mémoire est de déterminer les paramètres optimaux d'opération du décodeur. Ces paramètres incluent la tension d'alimentation, la fréquence d'horloge de la puce, ainsi que la structure du code LDPC utilisé. L'optimisation vise le produit énergie-délai, une mesure de l'efficacité énergétique pondérée par rapport au temps de décodage. Il est présupposé que, vu la nature autocorrectrice de l'opération réalisée par le décodeur, cette dernière pourrait fonctionner en deçà de sa tension nominale ou au-delà de sa fréquence maximale, en mode quasi-synchrone. Afin d'effectuer des tests détaillés sur cette micropuce, une carte de support capable de contrôler les paramètres visés et de mesurer la puissance consommée par le décodeur a été fabriquée. Cette carte a été conçue de façon à être compatible avec le banc de test utilisé pour la validation de l'architecture, qui en l'occurrence est composé de deux cartes de développement FPGA Xilinx communiquant par l'entremise des ports d'extension FMC présents sur chacune. Le nouveau banc de test est alors composé d'une de ces cartes de développement sur lequel est ajoutée la carte de support de l'ASIC. Les résultats de ces tests n'ont cependant pas pu être obtenus. Les tests préliminaires, à tension et à fréquence nominale, ont révélé que l'ASIC n'est pas en mesure de compléter l'opération de décodage. L'investigation qui a suivi ces tests pointe vers un problème avec le mécanisme de réinitialisation du décodeur. Ainsi, ce document a pour but premier de décrire le comportement actuel de l'ASIC, puis d'émettre des hypothèses tentant d'expliquer ce comportement. De plus, il servira de guide pour la réutilisation et l'amélioration de la carte mezzanine dans le futur. Les détails sur son fonctionnement, son assemblage, son utilisation et ses limitations font partie intégrante de ce mémoire.

Abstract

Our team has developed a highly flexible, fast, and energy-efficient LDPC decoder architecture as a part of the EF-FECtive project, which has now been implemented in an Application Specific Integrated Circuit (ASIC) using TSMC 65nm MOSFET and a CGPA85 package. This document will discuss the testing and characterization of this ASIC. The goal of this project is to study the operation of the decoder architecture using subnominal voltage. Reducing the operating voltage of the chip compromises data integrity and gate delays, but considering the self-correcting nature of the decoder's operation, power consumption reductions are achievable using this method. Thus, the work accomplished in this document aims to evaluate the performance of the decoder under different parameters in order to pinpoint its optimal operating conditions. A carrier printed circuit board (PCB) has been designed to control the frequency and voltage of the ASIC, and to measure its energy consumption. This PCB aims to be compatible with the testbench used to validate the decoder architecture. This setup was composed of two Xilinx FPGA development boards connected through their FMC extension ports. The automated tester contained in one of the development boards is repurposed to control the ASIC with the carrier PCB. However, preliminary testing at nominal voltage and frequency has revealed that the ASIC is unable to successfully complete a decoding routine. The results of our testing strongly suggest that there is a fault in the design of the chip. Further testing points towards a bug with the reset process of the ASIC. In this document, the current behavior of the ASIC will be described, and an analysis of this behavior will follow in an attempt to find the fault. This document will also serve as a guide for the reuse and improvement of the mezzanine card in the future.