Intégration d'un modèle de réseau sur puce dans un flôt de conception de niveau système

Les systèmes embarqués deviennent plus complexes puisqu'ils incluent beaucoup de ressources et doivent réaliser plusieurs fonctionnalités. Ceci introduit un problème au niveau de l'interconnexion des ressources, car un grand volume de données doit être traité. Une solution proposée est l'utilisation de réseau sur puce (abrégé par l'acronyme NoC signifiant Network-on-chip). Par ailleurs, la conception et la simulation d'une architecture écrite dans un langage de description matériel nécessite beaucoup d'effort. Ceci est attribuable à la granularité fine de tels langages. Une alternative est le recours à une méthodologie haut niveau (ESL) qui propose l'utilisation de modèles abstraits (abstraction des communications et des calculs) afin de simuler et valider le système plus rapidement et plus tôt. L'outil haut niveau nommé SPACE consiste à une plate-forme virtuelle permettant la simulation, la validation, l'exploration architecturale et l'implémentation de ces mêmes architectures en utilisant les topologies de communication traditionnelle. Puisque le réseau sur puce est un concept émergeant, SPACE ne supporte pas l'utilisation de réseaux sur puce. Dans cette optique, l'objectif de ce travail consiste à étendre la librairie de topologie de communication de SPACE jusqu'aux réseaux sur puce tout en préservant ses fonctionnalités de base. À terme, l'intégration d'un réseau sur puce dans l'outil SPACE permettra d'élargir l'espace de solution à explorer, de faire du co-design logiciel/matériel, d'obtenir des métriques de performances du système et même d'obtenir une implémentation bas niveau pouvant s'exécuter sur une puce FPGA.

Abstract

Nowadays, embedded systems become more complex as they integrate more resources performing several functions. The interconnection of many resources introduces a communication problem since a large volume of data must be processed. A solution is the use of a network-on-chip (NoC). Furthermore, the design and simulation of an architecture written in a hardware description language requires a lot of effort. This is due to the granularity of such languages. An alternative is to use a high-level methodology (Electronic System Level methodology), which use abstract models (higher abstraction communications and calculations) to achieve faster simulation and hence, faster system deployment The high-level tool named SPACE is a virtual platform for simulation, validation, architectural exploration and implementation of architectures using traditional communication. Since the network-on-chip is an emerging concept, SPACE does not support the use of network-on-chip. The objective of this work is to extend the communication library to network-on-chip while preserving the basic functionality of SPACE. At the end of this project, the integration of a network-on-chip in SPACE will expand the solution space, allow co-design of hardware/software, obtain performance metrics and even to obtain a low-level implementation that can run on a FPGA chip.