Optimisation énergétique efficace des mémoires ECC intégrées sur puce

Ce mémoire explore l’intégration et l’optimisation des codes de correction d’erreurs (ECC) dans les mémoires vives statiques (SRAM) intégrées sur puce, avec un accent particulier sur les codes BCH à double correction d’erreurs et les codes de Hamming à correction simple d’erreur. L’objectif principal de cette étude est de corriger les erreurs de basculement de bits induites par les techniques de réductions de tension ou les perturbations par rayonne- ment dans les mémoires SRAM, tout en optimisant la consommation totale d’énergie liée au décodage et aux opérations de lecture/écriture en mémoire. Des modèles énergétiques précis sont élaborés pour ensuite proposer une exploration rapide et efficace des différentes configurations des décodeurs BCH et Hamming permettant de minimiser l’énergie pour des applications spécifiques, tout en maintenant un taux d’erreur par bit (BER) spécifié. Les implémentations réelles des décodeurs, synthétisées dans la technologie CMOS Global Foundries 22FDX FD-SOI, ont confirmé la précision de nos modèles énergétiques. La valeur pratique de ces modèles est finalement démontrée dans des cas d’applications concrets afin d’identifier des solutions parmi un grand nombre de configurations de codes possibles qui minimisent la consommation totale d’énergie des mémoires soumises à une réduction de la tension d’alimentation ou aux perturbations induites par les radiations.

Abstract

This thesis explores the integration and optimization of error correction codes (ECC) in on- chip static random-access memories (SRAM), with a particular focus on BCH codes with double error correction and Hamming codes with single error correction. The primary ob- jective of this study is to correct bit-flip errors induced by voltage scaling techniques or radiation disturbances in SRAM, while optimizing the total energy consumption related to decoding and memory read/write operations. Precise energy models are developed to en- able a rapid and efficient exploration of various BCH and Hamming decoder configurations, aimed at minimizing energy for specific applications while maintaining a specified bit error rate (BER). The real implementations of the decoders, synthesized in Global Foundries 22FDX FD-SOI CMOS technology, confirmed the accuracy of our energy models. The practical value of these models is ultimately demonstrated in concrete application cases to identify solutions among a large number of possible code configurations that minimize the total energy consumption of memories subjected to voltage scaling or radiation-induced disturbances.