A power efficient decoder for 2GHz, 6-bit CMOS Flash-ADC architecture

S. M. Ali, R. Raut, Mohamad Sawan

Communication écrite (2005)

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Département:
Département de génie électrique
Adresse URL de PolyPublie:
https://publications.polymtl.ca/24469/
Nom de la conférence:
5th International Workshop on System on Chip for Real-Time Applications (IWSOC 2005)
Date(s) de la conférence:
2005-07-20 - 2005-07-24
Maison d'édition:
Institute of Electrical and Electronics Engineers
DOI:
10.1109/iwsoc.2005.22
URL officielle:
https://doi.org/10.1109/iwsoc.2005.22
OAI:
oai:publications.polymtl.ca:24469
ORCID
Date du dépôt:
18 avr. 2023 15:18
Dernière modification:
14 oct. 2026 12:58
Citer en APA 7:
Ali, S. M., Raut, R., & Sawan, M. (juillet 2005). A power efficient decoder for 2GHz, 6-bit CMOS Flash-ADC architecture [Communication écrite]. 5th International Workshop on System on Chip for Real-Time Applications (IWSOC 2005). https://doi.org/10.1109/iwsoc.2005.22

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