Modèle de placement pour les architectures nano-composantes

Depuis la création de l'industrie des transistors CMOS, on assiste à un développement sans précédent de la miniaturisation. L'ITRS prévoit la limite des technologies basées sur le CMOS en 2020. Dans ce contexte, apparait de nouvelles disciplines, au coeur de la nanotechnologie, qui permettent de définir de nouvelles technologies permettant de compléter et/ou remplacer les transistors CMOS. Ces nouveaux transistors ouvrent la voie vers un nouveau paradigme d'architectures nano-composantes. Ces architectures ont trois principales caractéristiques : Les cellules logiques sont dynamiquement reconfigurables. Ce qui donne la possibilité d'exécuter en pipeline plusieurs fonctions différentes; La granularité est très fine. Ceci impose de considérer l'extensibilité des outils qui permettront l'exploitation de ces architectures; Elles ont une structure hiérarchique particulière : Dans les architectures nano-composantes les cellules logiques sont organisées en matrices avec des connexions statiques et les matrices en réseau de matrices avec des connexions dynamiques. Ces architectures peuvent alors être paramétrées en fonction de la taille des matrices (nombre de cellules) et de la taille du réseau (nombre de matrices). Pour prouver l'efficacité des architectures nano-composantes, il va falloir envisager la réalisation physique de systèmes complexes très performants basés sur ces technologies ainsi que l'utilisation des ces nano-systèmes. Comme l'accès au prototypage est très difficile et qu'il est souhaitable de réduire le temps de production des systèmes, la définition de nouveaux outils de conception assistée par ordinateur (CAO) s'avère nécessaire. Plusieurs outils CAO permettant la définition de systèmes basés sur les architectures conventionnelles existent. Cependant, ces outils ne prennent pas en compte les caractéristiques des architectures nano-composantes.

Abstract

International Technology Roadmap for Semiconductors (ITRS) predicts that CMOS devices will reach their limits in 2022. Consequently, new devices and more efficient technologies are required. In this context, many efforts have been made to extend or replace conventional, CMOS devices. Some devices based on Field Effect Transistor (FET) nanotechnology such as the Dual Gate Carbon NanoTube FET (DG-CNTFET), the Nano Wire FET (NWFET) or the Grapheme FET (GFET) are promising candidates to replace CMOS devices. They lead to define new paradigm of non-conventional architectures (so called nano-component architecture). Nano-component architectures have three main characteristics: The logic cells are dynamically reconfigurable. This characteristic allows performing pipeline on several different functions; The granularity is ultra-fine (at most 2-bit operation). This characteristic implies to take into consideration scalability to exploit those architectures; The logic cells are organized with hierarchical structure and connectivity restrictions. In this structure, cells are organized in matrix and the matrices are organized in cluster. Exploiting those characteristics, nano–architecture are expected, compared to conventional architectures, to reduce the area and the cost and to improve the performance of a broad range of applications. In order to explore the potential of nano-architecture, new CAD tools are required. Those tools must take into account many parameters in nano-architecture definition: the number of cell in matrices, the number of matrices in cluster, the hierarchical structure, the connectivity restrictions, the fine granularity, the high reconfiguration, the pipeline and parallel execution… Although many CAD tools defined for conventional architecture have been proposed, they do not take into consideration nano-architecture parameters.