Transistor-level estimation of worst-case delays in MOS VLSI circuits

Michel Dagenais, Serge Gaiotti, Nicholas Rumin

Article de revue (1992)

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Mots clés

Département:
Département de génie informatique et génie logiciel
Organismes subventionnaires:
Natural Sciences and Engineering Research Council of Canada (NSERC), Ministry of Higher Education and Science of Québec, Canadian Microelectronics Corporation
Adresse URL de PolyPublie:
https://publications.polymtl.ca/74088/
Titre de la revue :
IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems ( vol. 11 , no 3 )
Maison d'édition:
Institute of Electrical and Electronics Engineers
DOI:
10.1109/43.124425
URL officielle:
https://doi.org/10.1109/43.124425
OAI:
oai:publications.polymtl.ca:74088
ORCID
Date du dépôt:
16 avr. 2026 14:34
Dernière modification:
29 oct. 2026 19:52
Citer en APA 7:
Dagenais, M., Gaiotti, S., & Rumin, N. (1992). Transistor-level estimation of worst-case delays in MOS VLSI circuits. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 11(3), 384-395. https://doi.org/10.1109/43.124425

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